1. 从一篇顶刊成果说起双栅MoS₂可重构电路到底解决了什么问题第一次看到双栅MoS₂可重构电路这个组合很多人脑子里冒出来的第一个疑问是二维材料做器件不是早就有人做了吗这次到底新在哪我一开始也是这个反应。把这篇发表在ACS Nano上的工作拆开看之后会发现它真正有意思的地方不在于又做了一个MoS₂晶体管而在于用双栅结构把同一块电路在运行过程中切换成不同的逻辑功能同时整套器件是用台式无掩膜直写光刻机做出来的——这两点叠加起来才是它值得单独拿出来讲的原因。先把背景说清楚。传统硅基CMOS走到今天继续缩尺寸的边际收益越来越小业界一直在找两条路一条是换沟道材料用迁移率更高、短沟道效应更弱的材料替代硅另一条是换计算架构让硬件本身可以按需重构而不是靠堆晶体管数量去实现功能。MoS₂属于过渡金属硫族化合物是典型的二维半导体单层厚度只有约0.65纳米天然具备原子级厚度、无悬挂键、带隙可调这些特性被公认为后摩尔时代沟道材料的候选之一。但单栅MoS₂晶体管有个老问题栅极对沟道的控制是单向的阈值电压调节范围有限想实现一个器件多种功能就比较吃力。双栅结构正好补上这一环。它在沟道上下各放一个栅极顶栅和底栅可以独立加偏压。顶栅决定沟道导通的主开关行为底栅则用来调制沟道的静电势相当于给阈值电压加了一个可调的偏移量。两个栅极配合就能让同一个晶体管在不同工作点下表现出不同的导通特性——这就是可重构的物理基础。你可以把它理解成一个可以现场改性格的开关加不同的栅压组合它一会儿是常开型一会儿是常关型一会儿又能当二极管用。而可重构电路这个词落到具体电路层面指的是用这些双栅器件搭出逻辑门通过改变栅极配置让同一个物理电路在或非门和与非门之间切换甚至在同一块芯片上实现不同功能的复用。这对边缘计算、可编程逻辑、低功耗物联网节点这类场景意义很大——硬件不用为每种功能单独流片一块电路板能顶好几块用。至于无掩膜直写光刻机这是让整个工作从实验室里能做出来走向可复现、可迭代的关键工具。传统光刻要开掩膜版一套掩膜动辄几万到几十万改一次设计就得重做一套对二维材料这种还在探索阶段的器件来说成本太高、周期太长。无掩膜直写直接用聚焦光束或电子束在光刻胶上画图形设计文件改完立刻能曝光特别适合科研阶段的小批量、多版本快速验证。台式机型更是把体积和成本压到了普通实验室能承受的范围。所以这篇工作的完整逻辑链是用双栅结构赋予MoS₂晶体管可重构能力用无掩膜直写光刻实现器件的快速制备与迭代最终搭出可切换功能的逻辑电路。三个环节缺一不可。下面我就按这个链条把每一环的技术细节、实操要点和容易踩的坑拆开讲。2. 双栅MoS₂晶体管的器件物理为什么两个栅极就能改性格2.1 单栅器件的天花板在哪里要理解双栅的价值得先知道单栅MoS₂晶体管卡在哪。单栅结构里栅极通过栅介质通常是氧化铪或氧化铝对沟道施加电场控制沟道中载流子的浓度。阈值电压由栅介质厚度、介电常数、沟道厚度和界面态共同决定。问题在于一旦器件做好这些参数就固定了阈值电压基本是个定值你只能在开和关之间切换没法改变它的开关特性本身。更麻烦的是二维材料器件普遍存在界面态和缺陷问题。MoS₂和栅介质之间的界面如果不够干净会引入大量陷阱态导致阈值电压漂移、迟滞增大。单栅结构只有一个栅极去对抗这些非理想效应调节手段很有限。我见过不少单栅MoS₂器件的转移特性曲线迟滞能到好几伏这种器件拿去做逻辑电路一致性根本没法保证。2.2 双栅如何实现阈值电压的动态调制双栅结构的核心思路是用底栅提供一个静态的静电偏置用顶栅做动态开关。底栅加一个固定电压会在沟道里预先注入或耗尽一部分载流子相当于把沟道的基准电位抬高或压低。这时候顶栅的阈值电压就跟着变了——底栅电压越正沟道电子越多顶栅要关断它就需要更负的电压器件表现为常开型底栅电压越负沟道被预先耗尽顶栅更容易关断器件表现为常关型。这个过程的物理本质是静电势的叠加。沟道中的总电势等于顶栅和底栅各自贡献的叠加两个栅极通过沟道这个共享体耦合在一起。用公式粗略表达阈值电压可以写成V_th(total) ≈ V_th(top) - (C_bot / C_top) × V_bot其中C_bot和C_top分别是底栅和顶栅的耦合电容V_bot是底栅电压。这个关系说明底栅对阈值电压的调制能力取决于两个栅极电容的比值。如果底栅电容远大于顶栅电容底栅就能用很小的电压大幅移动阈值电压反之调制效果就弱。实际设计中底栅通常用较厚的介质比如300纳米二氧化硅配合重掺杂硅衬底顶栅则用高k介质如20纳米氧化铪来增强控制力。这样顶栅负责快速开关底栅负责慢速但大范围的调节分工明确。2.3 可重构的三种典型工作模式双栅MoS₂晶体管在实际操作中通过改变两个栅极的偏压组合可以切换出至少三种有实用价值的工作模式工作模式顶栅偏压底栅偏压器件表现典型用途增强型0 V附近关断负压常关需正压开启低功耗逻辑耗尽型0 V附近导通正压常开需负压关断负载器件二极管型与漏极短接调节单向导通整流、隔离增强型和耗尽型的切换就是可重构最直观的体现。同一块芯片上你可以把一部分器件配成增强型做驱动管另一部分配成耗尽型做负载管搭出类似NMOS逻辑的结构。需要换功能时改底栅电压就行不用重新流片。二极管模式则更巧妙把顶栅和漏极连在一起顶栅电压就跟随漏极电压变化形成类似二极管连接的MOS结构电流只能单向流动。这种模式在需要隔离或整流的电路里很有用而且切换回来也只是一根连线的事。2.4 界面工程决定器件一致性的隐形战场双栅器件比单栅多了一个界面也就多了一倍的界面态风险。顶栅界面和底栅界面如果处理不好两个栅极的控制会互相干扰迟滞和漂移都会放大。实操中底栅界面通常是MoS₂直接转移到二氧化硅衬底上这个界面相对成熟顶栅界面则是沉积高k介质时形成的容易引入缺陷。我自己的经验是顶栅介质沉积前一定要做充分的退火处理把转移过程中吸附的水汽和有机物赶走。常用的做法是在200到300摄氏度下真空退火2到4小时然后再用原子层沉积ALD长氧化铪。ALD的前驱体脉冲时间要适当延长保证在二维材料表面能均匀成核否则长出来的介质会有针孔栅极漏电会很大。另一个容易被忽略的点是栅极与沟道的对准。双栅结构要求顶栅和底栅在水平方向上尽量重叠如果错位太多边缘区域的沟道只受一个栅极控制会形成寄生通道破坏可重构特性。无掩膜直写光刻在这里的优势就体现出来了——套刻对准可以靠机台的光学系统实时调整精度能到亚微米级比传统掩膜光刻改版重做灵活得多。3. 无掩膜直写光刻二维材料器件快速迭代的幕后功臣3.1 为什么二维材料器件特别依赖无掩膜光刻二维材料器件的制备有个特点单件价值高、批量小、版本多。一个课题组可能一周要试五六种不同的栅极长度、不同的电极形状、不同的介质厚度如果用传统掩膜光刻每改一次设计就要等一两周做掩膜成本和时间都受不了。无掩膜直写光刻把图形直接写到光刻胶上设计文件通常是GDSII或DXF格式改完几分钟内就能开始曝光迭代周期从周级压缩到小时级。而且二维材料本身很脆弱转移、退火、沉积每一步都可能引入缺陷。快速迭代意味着能更快找到最优工艺窗口减少材料浪费。MoS₂薄膜的制备本身就不便宜机械剥离的产率低化学气相沉积CVD虽然能大面积生长但转移过程又容易破。用无掩膜光刻把器件制备周期缩短等于间接降低了材料成本。3.2 台式机型的实际能力边界台式无掩膜直写光刻机这几年在科研市场普及得很快主要原因是价格从百万级降到了几十万级普通实验室也买得起。但台式机型有它的能力边界用之前必须搞清楚分辨率主流台式机型的特征线宽在1到2微米左右高端型号能到0.5微米。做MoS₂晶体管的栅极和电极这个分辨率基本够用因为二维材料器件的沟道长度通常在1到10微米范围。但如果要做亚微米栅极就得考虑电子束直写或者更高级的机型。套刻精度多层工艺需要套刻台式机型的套刻精度一般在0.5到1微米。双栅结构至少需要两层图形底栅和顶栅套刻误差会直接影响器件性能。实操中建议在版图里加对准标记每次曝光前用机台的光学系统找标记能把误差控制在可接受范围。曝光面积台式机型通常支持2英寸到4英寸衬底做小批量科研足够。但如果要一次性做整片4英寸的均匀阵列边缘区域的曝光质量可能会下降需要提前做均匀性测试。光源多数台式机型用紫外LED或激光波长在365到405纳米。这个波长对常用的光刻胶如AZ5214、S1805匹配良好但曝光剂量需要根据胶厚和衬底反射率做优化。3.3 从设计文件到器件的完整流程用无掩膜直写光刻做双栅MoS₂器件完整流程大致如下。我按实际操作顺序列出来每一步都标注了关键参数和注意事项衬底准备选重掺杂硅衬底表面有300纳米热氧化硅。这个氧化硅层既是底栅介质也是后续MoS₂转移的支撑。衬底使用前用丙酮、异丙醇、去离子水各超声清洗5分钟氮气吹干再在120摄氏度热板上烘10分钟去水汽。底栅图形化在衬底背面或正面做底栅电极。如果底栅用重掺杂硅衬底本身这一步可以省掉如果需要独立的底栅电极就在氧化硅上光刻出底栅区域蒸镀钛/金5纳米/50纳米剥离。无掩膜直写在这一步的优势是电极形状可以任意设计比如做成叉指结构来增大电容耦合。MoS₂转移用机械剥离或CVD生长的MoS₂转移到衬底上。机械剥离的薄片通常在光学显微镜下能找到单层到少层的区域用PDMS干法转移定位精度更高。CVD薄膜则需要用PMMA辅助湿法转移转移后要彻底去除PMMA残留否则会影响栅极界面。顶栅介质沉积用ALD沉积氧化铪厚度20到30纳米。沉积前先做退火沉积温度控制在200摄氏度左右避免高温损伤MoS₂。ALD循环数根据目标厚度算氧化铪的生长速率约每循环0.1纳米30纳米需要约300个循环。顶栅图形化无掩膜直写光刻定义顶栅区域蒸镀钛/金剥离。这一步的套刻要对准底栅和MoS₂沟道套刻误差控制在1微米以内。电极图形化光刻定义源极和漏极蒸镀钛/金剥离。源漏电极要和MoS₂沟道有良好接触蒸镀前可以用轻微等离子体处理去除表面污染物但功率和时间要控制好避免损伤MoS₂。退火与测试器件做好后在惰性气氛下退火改善接触和界面。然后在探针台上测转移特性、输出特性验证双栅调制效果。整个流程里无掩膜直写承担了底栅、顶栅、电极三层图形化每层都可以快速改版。我试过一天之内做完三轮不同栅极长度的器件这在传统掩膜光刻下是不可想象的。3.4 曝光参数的调试经验无掩膜直写光刻的曝光剂量不是固定值要根据光刻胶类型、胶厚、衬底反射率来调。我总结了一个实用的调试方法先做剂量矩阵测试在同一个衬底上用不同的曝光剂量比如从50到200毫焦每平方厘米分5到6档曝光同一组图形显影后看哪一档的线宽最接近设计值、边缘最陡直。二维材料器件常用的AZ5214反转胶在1.5微米厚度下曝光剂量大约在80到120毫焦每平方厘米。S1805在0.5微米厚度下剂量约在40到60毫焦每平方厘米。衬底反射率会影响实际吸收剂量。硅衬底反射率高剂量可以适当降低有氧化层的衬底反射率低一些剂量要相应提高。最好在正式曝光前用同一批衬底做一次校准。注意无掩膜直写的聚焦精度对曝光质量影响很大。每次换衬底或换胶厚都要重新调焦。有些机型有自动对焦功能但二维材料衬底表面可能有起伏自动对焦不一定准建议手动确认一下。4. 可重构逻辑电路的搭建从单个器件到功能电路4.1 可重构逻辑门的基本拓扑有了双栅器件下一步是搭电路。最基础的可重构逻辑单元是可切换的与非门/或非门。传统CMOS里与非门和或非门的拓扑不同需要不同的晶体管连接方式。用双栅器件可以通过改变底栅电压来改变器件的阈值电压从而让同一组晶体管在不同配置下实现不同的逻辑功能。具体来说一个两输入的逻辑门可以用四个双栅晶体管搭成。通过把其中两个器件配成增强型、两个配成耗尽型电路表现为一种逻辑改变底栅电压让增强型和耗尽型互换电路就切换成另一种逻辑。这种切换是电学上的不需要改动任何物理连线。从电路设计角度这种可重构性的价值在于硬件复用。在可编程逻辑阵列、现场可编程门阵列FPGA这类场景里如果底层逻辑单元本身可以重构就能减少配置存储器的开销提高面积效率。对于物联网边缘节点这种对功耗和面积都敏感的应用吸引力很大。4.2 器件一致性对电路良率的影响单个器件性能再好如果一致性差电路也做不出来。双栅器件的阈值电压受底栅电压调制但每个器件的调制效率可能不同原因包括MoS₂厚度差异、界面态密度差异、顶栅和底栅的电容耦合差异。这些差异会导致同一底栅电压下不同器件的阈值电压分散。我在实操中遇到过这样的情况同一批做的20个双栅器件底栅加同样的电压阈值电压的标准差能到0.3伏。对于电源电压1伏左右的逻辑电路这个分散度已经很大了会导致逻辑门翻转点不一致良率下降。改善一致性的办法有几个一是尽量用同一片MoS₂区域做多个器件减少材料差异二是顶栅介质沉积时保证均匀性ALD的均匀性通常不错但要注意前驱体流量和脉冲时间的一致性三是底栅电压可以单独调节如果电路设计允许给每个器件配一个独立的底栅偏压用外部DAC控制就能补偿器件差异。当然这会增加布线复杂度适合对良率要求高的场景。4.3 可重构电路的测试与验证方法电路做出来之后怎么验证它真的能重构我的做法是分三步第一步单器件表征。在探针台上测每个双栅器件的转移特性固定漏极电压扫描顶栅电压同时改变底栅电压记录不同底栅下的阈值电压和开关比。这一步能确认器件的双栅调制能力也能筛掉明显不合格的器件。第二步逻辑功能测试。把器件按设计连成逻辑门输入不同的逻辑组合测输出电压验证真值表。然后在改变底栅电压后重复测试看逻辑功能是否切换。这一步要注意输入信号的上升下降时间二维材料器件电容小速度快但测试系统的寄生电容可能限制实际速度。第三步动态切换测试。在电路工作过程中实时改变底栅电压观察输出是否平滑切换。这一步能暴露切换过程中的瞬态问题比如底栅电压变化时沟道电荷重新分布导致的延迟。实测中切换时间在微秒到毫秒量级取决于底栅电容和外部驱动能力。4.4 从实验室到应用的差距客观地说双栅MoS₂可重构电路离量产还有距离。主要瓶颈包括MoS₂大面积均匀生长和转移的良率、双栅结构的套刻精度和一致性、以及可重构带来的额外控制电路开销。但这项工作的价值在于验证了技术路线的可行性并且用无掩膜直写光刻把迭代速度提上来了。对于做二维材料器件的课题组我的建议是先把单器件的一致性和可靠性做扎实再往电路走。很多论文里的电路演示只测了几个器件良率数据不充分实际复现时容易卡在一致性上。无掩膜直写光刻给了快速迭代的条件应该充分利用这个优势多做统计、多试工艺窗口把器件良率提上去电路才有意义。5. 实操中的坑与经验那些论文里不会写的细节5.1 MoS₂转移后的清洁处理MoS₂转移是二维材料器件制备中最容易出问题的一步。机械剥离的薄片表面相对干净但CVD薄膜转移后表面会残留PMMA。PMMA残留会严重影响栅极界面质量导致迟滞增大、阈值电压漂移。去除PMMA的常规方法是用丙酮浸泡但单纯浸泡效果有限。我的经验是丙酮浸泡加热加超声再用异丙醇和去离子水冲洗最后低温退火。具体操作是丙酮60摄氏度浸泡30分钟然后轻微超声1到2分钟功率要低避免震碎MoS₂异丙醇冲洗氮气吹干再在200摄氏度真空退火2小时。这样处理后的器件迟滞能控制在0.5伏以内比不处理的好很多。注意超声功率和时间一定要控制好。MoS₂薄片和衬底的附着力不强超声太猛会把薄片震掉。建议先用废片试一下超声条件。5.2 顶栅介质的沉积温度窗口ALD沉积氧化铪通常需要200到300摄氏度。温度太低前驱体反应不完全介质质量差温度太高MoS₂可能被损伤或与介质发生反应。我试过150、200、250、300摄氏度四个温度点200摄氏度是综合效果最好的介质致密性够栅极漏电小MoS₂的拉曼峰没有明显变化。另外ALD沉积前的预脉冲很重要。先通入几次前驱体脉冲但不完全反应让表面吸附一层成核层再开始正式循环。这样能改善介质在MoS₂表面的成核均匀性减少针孔。5.3 套刻对准的实用技巧双栅结构的套刻对准是无掩膜直写光刻中最考验操作的一步。我的做法是在版图设计阶段就加好对准标记标记用十字形或L形放在衬底边缘的固定位置。每次曝光前先用低倍物镜找标记再用高倍物镜精对准。有些机台支持自动找标记但二维材料衬底对比度低自动找标记容易失败手动更可靠。套刻误差主要来自衬底旋转和缩放。如果发现套刻偏差有规律比如整体偏移或旋转可以在机台软件里做补偿。如果偏差是随机的那可能是衬底夹持不稳要检查真空吸附是否到位。5.4 电学测试中的常见假象双栅器件的电学测试比单栅复杂因为两个栅极会互相干扰。测试时常见的假象包括底栅漏电底栅介质是300纳米氧化硅漏电通常很小但如果衬底背面有划伤或污染漏电会增大导致底栅电压实际加不到沟道上。测试前要检查底栅漏电确保在纳安量级以下。顶栅与底栅的耦合扫描顶栅时如果底栅没有良好接地或偏置顶栅电压会通过沟道耦合到底栅导致测试结果失真。测试时要确保底栅有低阻抗的偏置源。接触电阻MoS₂和金属电极的接触电阻往往较大会影响输出特性的线性度。可以用传输线法TLM测接触电阻如果太大考虑用石墨烯或钛/金做接触层。5.5 可重构电路的功耗考量可重构电路的一个潜在优势是低功耗但双栅结构本身会带来额外功耗。底栅需要持续加偏压来维持器件的工作模式这个偏压虽然不直接产生沟道电流但底栅介质的漏电会贡献静态功耗。如果底栅介质是300纳米氧化硅漏电很小问题不大但如果用高k介质做底栅漏电就要仔细评估。另外可重构逻辑在切换模式时底栅电压变化会导致沟道电荷重新分布产生瞬态电流。这个瞬态电流虽然时间短但在高频切换时平均功耗不可忽略。设计电路时要考虑切换频率和底栅驱动能力之间的平衡。6. 这套技术路线还能往哪些方向延伸双栅MoS₂可重构电路目前展示的是逻辑功能切换但这个平台的潜力不止于此。从器件物理角度双栅结构还可以用来研究神经形态计算中的突触器件——底栅作为权重调节端顶栅作为信号读取端利用MoS₂的持久光电导效应实现非易失权重存储。已经有课题组在往这个方向走。从电路架构角度可重构逻辑和存内计算结合是另一个有意思的方向。如果逻辑单元本身可以重构又能在同一阵列里做存储就能减少数据搬运的开销。二维材料的低漏电特性适合做这种架构但前提是器件一致性和良率要过关。从制备工艺角度无掩膜直写光刻的快速迭代能力让工艺-器件-电路协同优化成为可能。传统流程是工艺定器件、器件定电路迭代慢。现在可以快速改版把电路性能反馈到工艺参数上形成闭环。这对二维材料这种工艺窗口窄的材料体系尤其重要。我自己在复现这类工作时最大的体会是不要急着做电路先把单器件的双栅调制特性和一致性摸透。双栅器件的物理比单栅复杂底栅和顶栅的耦合、界面态的影响、套刻误差的容忍度这些都需要通过大量实验去建立直觉。无掩膜直写光刻给了快速试错的条件但试错的方向要对——每次改版只改一个变量做好记录才能积累出可复现的工艺配方。