今年帮客户跑了一轮SiC MOSFET的工艺-器件协同仿真工具就是Silvaco TCAD。项目结束后客户拿到的不是几张I-V曲线图而是一套能预测阈值电压、导通电阻、阻断能力随工艺参数变化的完整模型改P-well注入剂量、栅氧化层厚度、JFET区宽度仿真结果就直接告诉你电学特性会怎么走。这种效率在SiC功率器件开发里非常关键。这几年SiC器件在新能源车主驱、光伏逆变器、充电桩上铺开的速度有目共睹但SiC流片实验的成本高、周期长、代工窗口有限靠“做一批片、测一批样、改一次版”的试错路径很难扛住开发节奏。TCAD仿真在这里承担的角色就是把“做实验”变成“做计算”先在虚拟晶圆上把工艺菜单和器件结构过一遍找出风险点再进实际流片。这篇文章按我实际操作的顺序来写先讲物理模型怎么配再讲工艺仿真流程怎么搭接着是电学特性提取和关键参数DOE分析怎么做最后整理一批仿真不收敛、结果偏离预期的排查经验。适合正在用Silvaco做SiC器件仿真的工程师也适合刚接触功率半导体TCAD方向的研究生。1. 为什么说TCAD是SiC MOSFET开发的第二实验室1.1 高压SiC器件设计绕不开的两组矛盾SiC MOSFET看起来结构不复杂N型漂移层、P-well、N源区、栅极、漏极跟硅基VDMOS差不多。但真的动手做设计会发现里面全是相互牵制的矛盾。第一组矛盾是比导通电阻和击穿电压。SiC材料禁带宽度3.26eV临界击穿电场大概3MV/cm比硅高快一个数量级所以同样耐压下漂移层可以做得更薄、浓度更高。理论上1200V SiC MOSFET的比导通电阻可以做到硅器件的几百分之一这是SiC最大的优势。但实际器件里沟道电阻、JFET区电阻、积累层电阻占比很大漂移区的理论优势被这些串联电阻吃掉了一大块。第二组矛盾是阈值电压和可靠性。提高P-well掺杂浓度可以防止穿通、抑制阈值电压漂移但浓度上去了Vth跟着升高沟道迁移率往往还会下降。到底取多少合适靠手算很难权衡因为牵涉到二维电场分布和工艺参数耦合。这两组矛盾在流片上体现得非常残酷工艺参数彼此纠缠改一次注入剂量可能同时影响Vth、BV和Ron,sp。TCAD仿真的好处就是能单独把某一个工艺参数拎出来在其它条件不变的情况下看它对最终电特性的贡献这在真实晶圆上几乎做不到。1.2 TCAD在功率器件开发流程里的真实位置有人以为TCAD就是画个结构、跑几条曲线用来发论文。实际工程里它至少承担四个角色。第一器件概念选型阶段。平面栅还是沟槽栅外延层浓度厚度怎么定终端结构用什么方案这些在最前期都需要大量仿真对比。SiC沟槽栅的工艺难点比平面栅高很多但比导通电阻优势明显选不选、怎么做TCAD能给出定量依据。第二工艺平台开发阶段。工艺菜单不是直接定出来的而是先用TCAD把注入能量、剂量、退火条件、氧化层厚度组合成一个初始窗口再配合DOE分析确定最优方向。这个阶段TCAD省下的晶圆实验轮次非常可观。第三流片后的模型校准。实际器件的I-V特性和仿真对不上是常态这时候需要用实测数据反推物理模型参数把仿真器校准到能复现现状的水平然后才能用它预测下一代器件。第四给电路设计提供紧凑模型。TCAD仿真得到的器件特性可以用于提取SPICE模型参数让电路仿真从一开始就有相对靠谱的功率器件模型可用。1.3 Silvaco工具链与场景匹配Silvaco做SiC MOSFET仿真通常涉及这几个模块Deckbuild是主操作界面Atlas做器件电学特性仿真Athena和Victory Process做工艺仿真TonyPlot看结果MAESTRO做参数化扫描和DOE。还有一个容易被忽略的MaskViews做版图相关操作时会用到。个人经验是如果只评估器件电学特性直接用Atlas建结构、给掺杂分布效率最高如果要验证具体工艺菜单对掺杂分布的影响再上Victory Process做工艺-器件联仿。Athena在硅工艺上积累多年但SiC的材料参数支持不如Victory Process完整需要额外自定义的坑比较多。不少新手在Silvaco安装和license上折腾很久。Silvaco的license是绑定机器节点的换机器后需要重新申请试用版可以直接从官网填信息申请一般两个工作日左右能下来。这些细节虽然不涉及仿真原理但卡住了一样推进不了项目。2. 仿真前必须理解的SiC物理基础与模型配置2.1 4H-SiC和硅在仿真层面的差异很多从硅器件转过来的人犯的第一个错误就是把SiC当成能隙更宽的硅来仿。两者在仿真模型上差距很大。4H-SiC的禁带宽度3.26eV本征载流子浓度在300K时大约只有10^-7 cm^-3量级。这意味着SiC的PN结漏电流天然比硅小十几个数量级温度稳定性好得多。但也因为本征浓度低关态漏电和高温特性的仿真对复合模型、陷阱参数异常敏感不能套用硅的经验值。临界电场高带来一个直接后果同样耐压下漂移层厚度薄、掺杂浓度高电场峰值更容易集中在局部区域。仿真的网格如果不加密到位击穿点会仿错位置BV也会跟理论值差一大截。还有一个极其关键但有别于硅的点杂质不完全电离。硅里磷、硼在室温下基本完全电离仿真时直接把掺杂浓度当载流子浓度问题不大。但4H-SiC里Al受主能级在价带顶上方约0.19~0.2eVN施主能级在导带底下方约0.06eV室温下kT只有0.026eV杂质不会百分之百电离。尤其是Al室温下的电离率可能只有几个百分点到十几个百分点。如果不处理这个效应阈值电压、导通电阻全都算不准。2.2 Atlas物理模型配置的正确姿势Atlas里跑SiC器件物理模型要通过models语句显式声明。我常用的模型组合是srhSRH复合、auger俄歇复合、bgn禁带变窄、fldmob电场相关的迁移率退化、commob浓度相关的迁移率模型、consth恒定空穴浓度、incomplete ionization杂质不完全电离、impact selbSelberherr碰撞电离模型。每个模型开的理由要说清楚。srh和auger决定反向漏电和少子寿命bgn在重掺杂的源区、衬底区影响很大fldmob和commob决定沟道和漂移区的迁移率行为SiC MOSFET沟道迁移率本身偏低如果不考虑电场退化输出特性会仿得比实测乐观impact selb直接决定击穿电压的仿真精度算BV的时候必须开。interface语句用来设置界面态或固定氧化层电荷。SiC/SiO2界面的Dit通常比Si/SiO2高会出现阈值电压正漂和沟道迁移率下降。仿真时可以用interface qf1e12这样的方式引入固定电荷密度模拟界面态对阈值电压的影响。具体数值尽量参考自己工艺平台或文献的实测提取结果不要随便填。材料参数部分Atlas默认材料库对4H-SiC有基本定义但迁移率参数、碰撞电离系数、载流子寿命通常需要根据具体工艺校准。用material语句可以修改mun、mup、taun、taup等参数。比如载流子寿命差一个数量级对导通压降和漏电流的影响非常明显。2.3 掺杂建模里最容易漏掉的坑不完全电离这里单独拎出来讲是因为我见过太多仿真结果异常出在不完全电离上。4H-SiC的Al受主能级深、电离率低如果直接在Atlas里给定P-well区的Al浓度为2e18 cm^-3同时没有开incomplete ionization模型仿真器会把这2e18全当成有效受主浓度算出来的阈值电压会高得离谱。开了模型之后室温下有效电离浓度可能只有2e17左右Vth回落到正常范围。N型杂质相对好一些。氮在4H-SiC中施主能级较浅电离率较高但也不算完全电离重掺杂源区里也要考虑禁带变窄和电离率下降的耦合效应。一个实用建议是无论用Atlas直接建模还是用工艺仿真器生成结构都要在模型列表里打开incomplete ionization然后对比一下同一结构开与不开这个模型的Vth和Ron,sp差异。很多看似“工艺参数不合理”的问题其实是这个开关没开。3. 结构搭建与工艺仿真流程实现3.1 两条路线怎么选做SiC MOSFET仿真有两条路一条是在Atlas里直接定义网格、材料区域和掺杂分布跳过工艺细节只看器件电学特性另一条是先用Victory Process或Athena把氧化、注入、退火、刻蚀这些工艺步骤完整跑一遍产生含掺杂分布的结构再送到Atlas里算电学特性。直接建结构的好处是快、可控、适合DOE扫描。每条仿真都用同一套网格只调整掺杂浓度或几何尺寸结果对比性很强。坏处是不能反映工艺步骤之间的耦合比如注入退火后的实际掺杂分布和理想高斯分布不完全一样侧向扩散也会影响沟道长度。工艺联仿的好处是更接近真实工艺尤其适合验证工艺菜单、检查热预算对掺杂再分布的影响。坏处是慢、复杂、参数多而且Victory Process对SiC的模型支持虽然比Athena完整但对不同版本的材料库差异要额外留意。我的习惯是先走Atlas直接建模把器件电学指标和DOE大方向定下来再挑几个关键工艺条件去Victory Process里做完整工艺联仿校准工艺菜单。3.2 网格与结构定义的关键操作以一个1200V平面栅SiC MOSFET单元胞为例结构参数大致如下。结构层材料厚度掺杂浓度总掺杂量级N衬底4H-SiC350μm仿真取20μm即可N型1e19 cm^-3N型漂移层4H-SiC10~12μmN型7e15~1.2e16 cm^-3P-well4H-SiC结深0.5~0.8μmAl峰值1e17~1e18 cm^-3N源区4H-SiC结深0.2~0.3μmN型或P型重掺峰值约1e20 cm^-3P体接触区4H-SiC结深0.3~0.5μmAl高剂量注入栅氧化层SiO240~50nm—多晶硅栅多晶硅0.4~0.5μmN型重掺有一点要解释为什么SiC MOSFET的栅氧化层做到40~50nm这么厚因为SiC漏极电压高栅氧承受的电场压力大。硅器件栅氧十几纳米SiC器件如果照搬到40nm以下栅氧在阻断状态下很容易提前击穿可靠性完全扛不住。这个厚度是性能和可靠性妥协的结果。网格设计经验是沟道区和栅氧化层界面是电学仿真的核心区域y方向最小网格间距要放到0.002~0.005μm栅氧内至少要2到3层网格x方向上沟道和JFET区加密到0.05~0.1μm漂移区网格可以放宽到0.2~0.5μm不影响精度还能大幅节省计算量。网格数量控制在几千到几万节点之间比较合理再密除了拖慢计算对结果已经没有实质改善。电极定义时source电极要覆盖N源区和P体接触区gate电极放在多晶硅上面drain电极放在衬底底部。有P体接触的器件必要时可以把body单独拉出来一个电极方便分析体区电位和寄生效应。3.3 工艺步骤仿真要点用Victory Process跑SiC工艺流程上跟硅类似但具体条件差异很大。外延层一般直接在结构里定义浓度和厚度不用真的仿真外延生长过程。P-well区通过多次Al注入实现比如用能量50keV到350keV、剂量1e12到1e14 cm^-2组合注入在深度方向上形成一个近似平台的掺杂分布。之所以多次注入是因为单次注入的浓度峰值集中在射程末端无法形成MOSFET需要的均匀沟道掺杂剖面。注入之后要做高温退火激活Al典型条件约1650℃、Ar氛围、30分钟。在这个温度下Al的激活率可以达到80%以上但扩散系数依然很小掺杂分布不会像硅那样明显再分布。这跟硅工艺里退火后杂质大幅扩散的情况完全不同。栅氧化通常做干氧氧化温度在1300℃左右然后加NO退火进行氮钝化降低界面态密度。仿真过程中氧化这一步会产生表面消耗和SiC/SiO2界面移动Victory Process能处理但网格要适当加密氧化层附近区域。欧姆接触涉及Ni沉积和合金化典型温度950℃左右。工艺仿真对接触的建模深度有限很多时候在器件仿真里直接定义接触电阻来替代。还有一个高压器件设计里常被忽略的问题终端结构。真实SiC MOSFET芯片边缘必须有场限环、结终端延伸这类终端结构来降低表面电场否则实际击穿电压只有单元胞理想值的一半都不到。二维单元胞仿真通常不做终端但最后估算芯片实际BV时要乘一个终端效率系数一般取0.8到0.9。4. 器件特性仿真与参数提取4.1 转移特性与阈值电压提取结构建好、模型配置完成之后第一个要跑的是转移特性也就是Id-Vgs曲线。测试条件上drain电压设在0.1V到1V之间取线性区工作点gate电压从-5V扫到15V步长0.1V到0.2V。扫描结束后从log文件里提取阈值电压。阈值电压的定义不同厂商不太一样但常用两种一是恒定电流法取Id达到某个参考电流比如1e-6 A/μm或1mA/μm时的Vgs二是线性外推法在Id-Vgs曲线最大跨导点做切线外推到Id0的位置再修正一下。仿真和实测对标时一定要确认用的是同一种提取定义否则数值对不上不要怪仿真不准。转移特性还可以顺便看亚阈值摆幅SS和峰值跨导gm。SS反映栅控能力和界面质量SiC MOSFET因为界面态密度高SS通常比硅器件差gm峰值能看出沟道迁移率是否被界面态拖累。有个现象值得注意SiC MOSFET的Vth普遍比硅高静态阈值2V到4V很常见。用MOS静电公式可以粗略估算Vth 2ψB (√(4εs q NA ψB)) / Cox设有效体区掺杂浓度NA为3e16 cm^-3ni约1e-7 cm^-3ψB约1.40V则2ψB约2.80V。栅氧厚度45nm时Cox约7.7e-8 F/cm²第二项约1.98V估算Vth约4.8V。这说明SiC MOSFET的Vth天然偏高要降到3V左右就得在Nbody浓度和栅氧厚度之间重新找平衡。4.2 输出特性与比导通电阻输出特性是不同Vgs条件下的Id-Vds曲线族。Vgs从10V扫到20VVds扫到20V左右步长1V。这一步主要用来提取比导通电阻Ron,sp。计算比导通电阻时用线性区Id-Vds曲线的斜率取导通电阻再乘上单元胞面积。面积的定义直接决定了Ron,sp数值如果单元胞宽度是5μm片子深度方向取1μm那单个单元胞基准面积就是5μm²。不同文献报告Ron,sp时面积口径可能不一致对比时一定要看原文定义。SiC MOSFET的Ron,sp组成和硅不一样的是沟道电阻占比很高。因为SiC/SiO2界面态密度大沟道迁移率低很多时候只有体迁移率的五分之一到十分之一。所以同样的漂移区设计下不同栅压下的导通电阻差异会很明显这也是驱动电压选择的重要依据为了降低沟道电阻SiC MOSFET往往需要高栅压驱动。4.3 阻断特性与击穿电压阻断特性就是关态下的Id-Vds扫描Vgs设在0V或负压drain电压逐步加到目标耐压以上观察漏电是否出现指数式上升。击穿电压通常定义为漏电流超过某个阈值比如10μA/mm或1mA/cm²折算时的电压也可以取漏电流曲线拐点。这一条曲线对碰撞电离模型极其敏感。Atlas里常用impact selb模型但4H-SiC的碰撞电离系数在不同文献里数据分散直接套用默认参数可能让BV偏差很大。实际项目中我会先用文献里同类型器件的实测击穿曲线做一次校准反推αn和αp系数再用于后续结构优化。仿真之后一定要打开TonyPlot看电场分布和碰撞电离率分布。正常的1200V平面SiC MOSFET在阻断态电场峰值应该出现在P-well/N-drift结附近并向漂移区扩展成近似梯形分布。如果电场峰值跑到栅氧化层角落里说明JFET区宽度或栅极结构设计有问题这个信息比单纯看BV数值值钱得多。5. 关键参数DOE设计与实例分析5.1 哪些工艺参数最值得做DOEDOE的第一步不是急着跑仿真而是想清楚哪些参数进实验、哪些参数固定。选进DOE的必须是工艺上可调、对器件特性影响显著、且工程师真正想摸清规律的参数。我常用的一组因子如下。DOE因子取值范围示例主要影响对象P-well注入剂量5e12 ~ 1.5e13 cm^-2Vth、BV、沟道迁移率P-well注入能量100 ~ 350keV组合结深、沟道长度、BVN-drift掺杂浓度7e15 ~ 1.2e16 cm^-3BV、Ron,spN-drift厚度10 ~ 12μmBV、Ron,spJFET区宽度2.0 ~ 4.0μmRon,sp、BV、电场分布栅氧化层厚度40 ~ 50nmVth、栅控能力、栅氧可靠性N源区深度0.2 ~ 0.3μm沟道长度、接触质量响应变量一般取Vth、Ron,sp、BV、峰值gm和SS。如果还要评估开关特性可以把栅电荷Qg或Cgd/Vds曲线加进去但仿真成本会高不少。5.2 批量DOE的两种实现方式Silvaco自带的MAESTRO工具可以做参数化DOE界面里定义变量范围、抽样方法批量跑Atlas或Victory Process仿真最后自动汇总结果。对不熟悉脚本的人来说这是最省力的方式。但如果仿真数量特别大或者要跟外部数据分析工具联动我更推荐用Python批量驱动Deckbuild跑仿真。基本思路是写一个带占位符的deck模板文件然后用Python循环替换参数取值调用Deckbuild后台运行模式逐个跑最后从log文件里grep出关键结果。示意如下# deck模板示例run_atlas.in go atlas mesh infilemesh.str ... doping uniform conc{dose_mult} n.type region2 ... solve init solve vdrain0.1 solve vgate-5 vstep0.1 vfinal15 namegate extract nameVth ... tonyplot output_{case_id}.log quit# Python批量驱动伪代码 import subprocess cases [(dose, width) for dose in doses for width in widths] for i, (dose, width) in enumerate(cases): # 用占位符替换deck内容 content template.replace({dose_mult}, str(dose)).replace({width}, str(width)) with open(fcase_{i}.in, w) as f: f.write(content) # 后台运行 subprocess.run([deckbuild, -run, -as, fcase_{i}.in]) # 解析log文件提取Vth/Ron/BV parse_log(fcase_{i}.log)抽样方法上初期用两水平部分因子设计筛选显著因子就行因子多时优先用Plackett-Burman或分辨率IV的部分因子设计能大幅减少仿真次数。筛选出主要影响因子后再做中心复合设计或Box-Behnken设计拟合响应面模型找到最优工艺窗口。5.3 主效应分析与典型Trade-off以我做过的一轮DOE为例大致的趋势如下。因子变化Vth变化Ron,sp变化BV变化P-well剂量从5e12加到9e12 cm^-2上升约1.3V基本不变略有上升JFET区宽度从2.0增到4.0μm基本不变下降约18%下降约12%N-drift浓度从7e15增到1.2e16 cm^-3基本不变下降约30%下降约27%栅氧化层厚度从40增到50nm上升约0.5V略有上升栅氧可靠性改善这个表格基本代表了SiC MOSFET设计里最常见的三组矛盾。第一P-well剂量是调Vth最直接的手段但不影响Ron,sp。不过剂量调太高会导致沟道迁移率下降过快得不偿失。第二JFET区宽度是Ron,sp和BV之间的平衡杆。JFET区加宽电流通道变宽、导通电阻下降但两个P-well对电场屏蔽作用减弱阻断时电场更容易集中到栅氧角落BV掉得很快。对这个结构来说JFET宽度从2μm加到4μmRon下降带来的收益只有18%BV却损失12%怎么取舍取决于器件最重要的指标。第三漂移层浓度和厚度是BV和Ron的天然矛盾。提高浓度降低Ron但BV掉得同样剧烈。仿真在这组权衡上特别有优势因为可以给出很精确的BV/Ron比值和理论极限做对比看设计离材料极限还有多远。DOE结论只在该工艺窗口内有效不能盲目外推。JFET宽度再往外扩可能BV会崩塌式下降因为电场屏蔽机制已经完全失效这种突变不是简单响应面能预测的。6. 仿真踩过的坑与排查清单6.1 常见仿真报错与失败套路TCAD仿真不收敛是家常便饭特别是算击穿、算大电流时。SiC MOSFET的阻断仿真经常出现Newton迭代不收敛。我的排查顺序是先把impact模型关掉只加低漏压跑一个初始解然后打开碰撞电离模型用小步长从低电压往高电压扫如果还发散就检查网格特别是P-well/N-drift结附近有没有足够密的节点电场梯度大的地方网格稀疏是发散最常见的原因。另一个常见问题是结构建好了但网格数量爆炸跑一个点要几个小时。解决思路是分层控制网格密度关键区域加密、非关键区域放宽不要让均匀细网格蔓延到整个漂移区。模型参数没定义好也会让结果看起来很奇怪。比如漏了incomplete ionizationVth偏高漏了fldmob输出特性太乐观漏了srh关态漏电被低估。建议每次新建仿真项目时把模型清单逐项过一遍确认每个模型为什么开、为什么关。6.2 结果与理论/实测对不上怎么办仿真结果和预期偏差大时不要急着怀疑软件先从这几个方向排查。Vth偏高优先查三件事是否开了incomplete ionizationP-well有效掺杂浓度是否合理栅氧化层厚度和Cox计算是否一致。Vth偏低则重点查mesh是否在沟道区太疏导致栅控能力被高估。BV偏低先看电场峰值位置。如果在栅氧角落多半是JFET区太宽或P-well浓度太低如果在P-well/N-drift结处则检查碰撞电离系数是否校准过N-drift浓度取值是否偏高导致提前穿通。BV还会受到网格影响网格不够细时电场峰值被平滑掉BV会被高估这一点很容易被忽略。反过来网格突变处产生虚假尖峰电场BV会被低估。Ron,sp比预期小要先确认比导通电阻的面积口径和实验一致。然后看沟道迁移率设置是否过于乐观。SiC MOSFET沟道迁移率低是常态50~100 cm²/Vs量级很正常如果仿真里用到体迁移率数值Ron自然偏小。6.3 几条个人经验先算后仿是效率最高的做法。开仿之前用解析公式把Vth、BV、Ron的理论量级估算一遍仿真出来如果差太多问题大概率在模型配置或网格上而不是器件设计真的有那么好或那么差。单点校准比盲目DOE强。DOE做再多如果baseline仿真本身不靠谱结论全是空中楼阁。先把一个参考结构的仿真结果和文献或实测数据对到误差范围内再扩展DOE这样每个结论才站得住。DOE里固定网格是一个很多人忽略但极其重要的细节。同一套结构参数如果每次仿真网格重新生成网格分布微小的差异会带来结果噪声轻则影响主效应判断重则掩盖真实趋势。批量DOE一定要用同一套网格文件或至少完全相同的网格生成规则。多看点场分布图不要只看数字。Vth、Ron、BV这些标量只是结果的压缩真正的物理隐患藏在电场分布、碰撞电离率分布和电流密度分布里。很多器件坑比如栅氧边缘电场集中、JFET区电流拥挤只有看图才能发现。最后再说一个习惯对复杂仿真保留一个已经跑通的baseline仿真文件每次改参数之前先跑一遍确认环境正常。TCAD工具版本更新、license变动、库文件路径变化都可能让同一套deck跑出不同结果有baseline做回归能省掉无数排查时间。