先说一个有点丢人的经历我做的第一版带隙基准在仿真器里温漂曲线好到可以在组会上当成功案例汇报流片回来实测直接让我在实验室坐了三天——输出比设计值偏了60多mV低温段翘起、高温段下弯整个曲线像一条耐不住性子的抛物线。后来才彻底想明白一件事带隙基准的非理想因素从来不是靠仿真器就能发现的它是一个把器件物理、电路结构、版图和工艺统计全部牵连进来的综合问题。这篇文章不是入门科普而是一份从原理推到版图、再到测试台的作战笔记。模拟IC里几乎每个模块都要用基准ADC、LDO、DCDC、PLL都在吃它的电压它出问题、全家遭殃。所以带隙基准的精度、温漂、电源抑制、启动可靠性每一项都要经得起量产检验。如果你正在做基准模块或者手里的芯片流片回来对不上仿真这篇应该能帮你少走一些弯路。1. 一阶带隙的“理想童话”与三个误差层次1.1 理想模型VBE与ΔVBE的互补先把最基础的框架摆出来。带隙基准的原理是用一个负温度系数的电压和一个正温度系数的电压做加权相加让总温度系数归零。负温度系数来自BJT的基极-发射极电压VBE正温度系数来自两个不同电流密度BJT的VBE差值ΔVBEΔVBE VT·ln N其中VT kT/qN是两个BJT的电流密度比。JT的VBE大约以−1.5 ~ −2.0 mV/°C的速度下降而ΔVBE以0.087 mV/°C·lnN的速度上升。要压住VBE的负温漂需要一个大致20~25倍的增益去放大ΔVBE于是最常见的电压模式带隙输出写成VREF VBE2 (R2/R1)·ΔVBE这个式子干净、漂亮教科书和论文里几乎都长这样。选好R2/R1的比例理论上就能得到一个近似平坦的基准电压。但这句话只说对了前半句——它只是完美器件模型下的零阶结论。真正到了硅片上所有器件都带着各自的“坏脾气”这些坏脾气互相纠缠才是带隙基准做起来费劲的根本原因。1.2 真正的误差藏在哪三个层面我后来习惯把带隙基准的非理想因素分成三个层面去看排查问题的时候也按这个顺序来。第一层是器件物理层包括VBE的高阶温度项、BJT的有限β、电阻的温度系数和电压系数、结漏电等。这些因素即使电路拓扑完全理想也存在决定了一条基准温度曲线的“天花板”能有多平。第二层是电路结构层包括运放的失调、噪声、有限增益、电源抑制能力以及启动电路和偏置网络的干扰。这一层问题在理想模型里经常被简化成“运放无限增益、失调为零”但实际流片出来的基准绝大部分问题都出在这里。第三层是工艺统计与版图层包括电阻失配、电流镜失配、BJT面积比例失配、封装应力、衬底噪声、温度梯度、金属走线压降。这一层不像前两层那样能靠一个公式算出来更多依赖版图技巧和统计思维。这三层不是独立的。比如运放失调会被电阻比率放大电阻失配又会反过来决定放大系数的精度BJT的β温度特性会直接混入VBE的高阶曲率。做带隙设计本质上就是在理解每一个非理想因素向输出端传递的敏感度然后决定在哪个位置打断它。接下来我就按这个逻辑把每个坑都展开讲。2. 曲率误差决定温漂天花板的系统性非理想2.1 VBE高阶项的物理来源一阶补偿做完之后你扫一个−40~125°C的温度仿真会看到一条抛物线中间某个温度点电压最高两边往下掉。我这个项目里一阶补偿后温漂大概有3~5 mV换成ppm大概是25~40 ppm/°C这个数字对很多消费类产品够用但对仪表级或者车规级就差得远。这条抛物线来自VBE的高阶温度项。更完整的VBE表达式是这样的VBE(T) VG0 − [VG0 − VBE(Tr)]·(T/Tr) − (n−m)·VT·ln(T/Tr)式子里n是工艺相关参数m是集电极电流的温度指数。关键在最后一项VBE里天然带着一个T·lnT的高阶项它在一阶线性补偿之后并不会被消除而是以“曲率”的形式残留在输出上。这个残留在高低温端都会出现大约对应几mV量级的电压变化。很多工程师以为温度系数差是电阻不行、是运放不行其实在仿真模型可信的前提下第一眼要怀疑的永远是曲率。因为曲率项是从工艺物理里带出来的只要模型准这个抛物线形状就一定存在谁都绕不开。真正的问题只在于你要在什么精度等级上解决它。2.2 分段补偿与PTAT²补偿的实际落地解决曲率的主流方案有两种分段线性补偿和PTAT²电流补偿我都在项目里用过各有利弊。分段线性补偿的思路很直接把温度区间切成两段或三段在高温端往基准里注入一股额外电流让输出电压在高温段不再随温度掉落太多。实现上通常用PTAT电压去和一个比较阈值做比较当温度越过转折点时开启一个电流源把一个小电流灌进输出负载电阻。这个方案对电路结构改动小、鲁棒性强适合大批量低成本产品。但比较器本身的失调会改变转折点位置如果转折点正好落在常用温度区间内温漂曲线会多出一个拐点反而更难验收。实际操作中我建议把转折点尽量移到温度区间的高端或低端避免在室温附近出现明显折线。PTAT²补偿是更“学院派”的做法但效果好很多。原理是利用一个电流平方电路产生一个与T²成正比的电流注入负载这样输出端就多出一个和抛物线方向相反的高阶项正好把VBE的曲率顶回去。工程上常见的一种实现是把ΔVBE加在一个二极管连接的MOS管栅源之间让该MOS管工作在饱和区漏电流近似为ID ∝ (ΔVBE)² ∝ T²这样得到的电流近似PTAT²再映射到输出负载上。这里有个关键坑饱和区假设对MOS管的VDS有严格要求实际电流镜必须用cascode把工作点钉住否则VBE随温度变化、VDS也在变二次关系会被破坏得一塌糊涂。我做的时候第一版PTAT²补偿从仿真看效果很好但由于忽略了输出支路的VDS变化实测补偿量比预期少了将近一半后来加了cascode才把误差找回来。做了PTAT²补偿之后温漂一般能从一阶的25~40 ppm/°C压到5 ppm/°C以内。如果还要再极致一点可以在PTAT²基础上叠加更高阶的补偿或者用后面要讲的修调网络做二次修正。但多数消费级项目做到PTAT²已经够用没必要为了最后几个ppm把电路复杂度翻一倍。2.3 电阻非线性补偿的巧用与局限还有一种比较取巧的方案利用不同电阻类型的不同温度系数让R2/R1随温度发生“设计好的”变化从而引入高阶补偿项。比如高阻多晶硅电阻的温度系数是几百ppm/°C扩散电阻的温度系数更大把两者串并联组合就可以做出与温度非线性相关的电阻比率。这类方案不需要额外功耗也没有比较器失调问题面积还小看着很完美。但它有两大致命局限。第一工艺提供的电阻类型有限很多时候我们能用的只有P poly、N poly和扩散电阻它们各自的温度系数是不是正好匹配曲率方向完全看运气第二电阻本身还有电压系数基准输出电压变化时电阻值会跟着变这在高压应用中会引入额外的非线性。所以我的判断是电阻非线性补偿可以作为辅路碰到某个温度区间差一点时可以拿来修但作为主补偿方案风险偏高不如PTAT²来得可控。还有人问过我能不能用数字校准直接消曲率。可以但那需要在基准温度曲线上先测出多个点再写进寄存器分段校正成本就上去了。从模拟IC的本分来讲曲率误差应该在模拟域就压到足够低数字修调只负责最后一点点残差这才是性价比最高的分工。3. 运放失调最容易被“仿真干净”骗过的误差源3.1 失调如何混进输出电压仿真器里运放的失调默认是零所以很多初学者看仿真曲线觉得一切都好流片回来才发现实际输出和设计值差了老远。运放失调对带隙基准的影响几乎和曲率一样关键。以最经典的电压模式带隙为例运放失调电压VOS可以看成直接叠加在ΔVBE两端于是输出表达式变成VREF VBE2 (R2/R1)·(ΔVBE VOS)如果R2/R1大约是20那么1mV的失调到输出端就是20mV的误差。这个量级已经可以让基准的初始精度直接报废。真正要命的不只是失调绝对值而是失调的温度漂移。VOS的温漂通常有1~5 μV/°C乘上R2/R1的20倍增益变成20~100 μV/°C的温度漂移按1.2V基准算就是20~80 ppm/°C。也就是说一个静态失调可以被修调拉回来但失调温漂会直接污染温漂曲线而且很难通过简单的单点修调消除。这也是为什么很多人修调完常温电压、再扫温度发现自己曲线还是斜的。不同基准结构对失调的敏感度不同。电流模式Banba型结构里失调并不直接加在ΔVBE两端而是会同时影响PTAT电流和输出支路电流敏感系数比电压模式稍微宽松一些但也更复杂。设计时最好在Cadence里挂上等效VOS源做一次失调值从−5mV到5mV的参数扫描看看自己这个结构到底对失调多敏感这一步在原理验证阶段就要做。3.2 斩波稳定设计要点与残差把失调干掉最标准的办法就是斩波稳定简称chopping。它的思想很简单用开关在运放输入端做调制把信号和失调在频谱上分开信号留在基带失调被搬移到斩波频率再用后级滤波把高频段的失调成分滤掉。实际设计里斩波频率的选择是第一步。斩波频率至少要高于运放环路带宽的5~10倍保证基带内有足够的增益同时要尽量低于1/f噪声拐点这样斩波才能把低频闪烁噪声一起调制掉。典型值我常用50kHz~500kHz具体结合功耗和开关尺寸定。斩波频率太低1/f噪声没被完全搬走太高开关电荷注入和时钟馈通会变成新的误差源。第二步是开关和输出滤波器的配合。斩波运放的输出端会出现斩波频率的方波纹波必须靠输出端的大电容滤掉。如果基准要驱动片外负载可以挂一个几十nF的片外电容纯片内负载就得在片内做一个零点几nF的电容区功耗和面积要提前算好。斩波之后残余失调主要来自开关电荷注入的不匹配和输入电容的失配通常能做到1~5μV对带隙基准来说已经完全够用。但要注意斩波开关的电荷注入在输入对两端不是完全相等的差的那一点会变成残余失调。解决办法是使用dummy switch补偿或者把开关尺寸做得尽可能小。我在一个高精度项目里用斩波后基准的失调贡献从原先几十mV压到了不到1mV量级最终的初始精度完全由电阻失配和修调粒度来决定。3.3 失调修调与auto-zero的互补有人会问那我不做斩波直接用修调行不行行但只能修掉失调的常温固定部分修不掉温漂和噪声。斩波的优势在于它把失调和1/f噪声同时在频谱上抬走而不是靠“补偿”去抵消所以对温度变化和老化都不敏感。代价是斩波带来的开关时钟、纹波和动态功耗在一些低功耗IoT芯片里非常敏感。Auto-zero是另一个思路它通过开关电容电路在采样阶段把失调存到电容上放大阶段再从输出减去。Auto-zero对失调的抑制效果很好但会带来噪声折叠问题而且需要占空比工作连续时间输出不连贯所以带隙基准里用斩波更多。如果是数字辅助修调的场景比如芯片里有校准引擎也可以先在常温测失调再烧录权重但温度区间一大就不够看了。我这个项目最后选的是“斩波粗修调”组合斩波负责把动态失调压下去修调网络只负责校正电阻失配和BJT失配带来的固定偏差。这个组合的效果是温漂曲线在−40~125°C能做到3 ppm/°C左右而且不同批次的方差很小基本可以不做三温测试直接出货。4. 电流镜与电阻失配决定良率的统计性敌人4.1 Pelgrom规律和输出失配敏感度曲率和失调是系统性的可以通过电路手段压住但失配是统计性的它决定的是“同一批晶圆上100颗die里有多少颗基准电压能落在规格内”。流片回来你会发现每颗die的基准电压都不一样偏高偏低的都有。这就是失配在起作用也是良率和成本的问题。失配的经典模型是Pelgrom定律器件参数的相对标准差近似为σ(ΔP/P) ≈ A_P / √(W·L)意思是失配程度和器件面积的平方根成反比。所以对抗失配最朴素的办法就是增加面积没有捷径。但面积大了寄生就大、布局就难、成本就高所以设计者要做的是把宝贵的面积花在敏感度最高的地方。电阻失配对输出影响很大因为带隙基准的增益R2/R1就是靠电阻比定义的。如果R2和R1各自的失配是0.5%那增益的失配大约1%折算到输出端就是12mV左右的基准偏差。电流镜失配同理PTAT电流源如果两条支路差1%那么两个BJT的集电极电流比就不是精确的NΔVBE的实际值也会偏。BJT面积比N自身也可能因为版图不对称而失配。4.2 版图匹配unit cell、共质心与dummy到了版图阶段失配控制比电路设计更关键而且拼的是规矩和耐性。电阻匹配的第一条规矩是“用unit cell”。把需要的电阻值拆成若干个完全相同的小电阻串联/并联间距一致、宽度一致、周围环境一致。比如R1需要20kR2需要400k那就定义1个5k的unit电阻R1用4个串联R2用80个串联所有unit电阻同方向、同偏置、周围同样放dummy。dummy电阻的作用是保证边缘unit看到的环境和最里面的unit一致否则边缘电阻会因刻蚀速率不同偷偷改变阻值。第二条规矩是共质心布局。电流镜管子、输入差分对、BJT阵列都要做交叉排列让线性工艺梯度和温度梯度在不同器件上平均掉。比如两个输入管采用ABBA式的交叉再在外面加一圈guard ring既挡衬底噪声也让阱电位更均匀。BJT阵列更讲究8:1或者24:1的比例要把一个大管拆成多个完全相同的unit环绕小管保证两个管子看到完全相同的环境和温度。第三条是温度梯度和金属走线。基准核心区附近不要放功耗大的功率管或ESD器件那些是热源会导致晶圆上出现跨模块的温度梯度表现为温漂曲线偏移。金属走线也要注意基准里流过PTAT电流的走线如果电阻太大、两端压降不同等于在支路里偷偷塞进去一个和版图相关的失调。所以关键支路的金属走线要做到等长等宽必要时用高层厚金属并做force-sense结构。4.3 蒙特卡洛分析与设计裕量到了设计流程上我最想建议的是尽早把蒙特卡洛仿真跑起来别等版图画完才跑。先用原理图做mismatch蒙卡看VREF分布的标准差是多少再结合规格反推允许的3σ极限不够就加大关键器件面积。这里有个具体的计算习惯假设规格要求基准输出在常温下的3σ范围不超过±10mV那么标准差要小于3.3mV。如果电阻失配和BJT失配各贡献2mV标准差我们可以用Pelgrom公式反算需要的电阻unit尺寸和BJT面积再检查面积是否超预算。如果超了就要考虑用修调网络吸收一部分失配把面积降下来。蒙特卡洛跑完之后还要加一个工艺角扫描TT/SS/FF、电阻fast/slow、BJT不同模型角。失配蒙卡告诉你“同一批里这颗和那颗差多少”工艺角告诉你“不同批次之间偏多少”。这两个维度是正交的都不能省。我在一次投片前只跑了蒙卡、没仔细看工艺角结果流片回来发现所有die的基准电压整体偏低就是因为电阻角偏慢而蒙卡模型没有把这个系统性偏移完全吸收进去。5. 寄生PNP的beta拖累微小但致命的第二阶修正5.1 有限beta如何在PTAT支路制造误差CMOS工艺里做带隙基准用的BJT绝大多数是寄生纵向PNP。这种管的集电极是整块衬底发射极是画出来的P注入区基极是N阱。结构简单但性能远不如双极工艺里的独立BJT最典型的问题就是β很低小尺寸下可能只有5~15。β低会带来什么问题带隙理论里ΔVBE VT·lnN成立的前提是两个BJT的集电极电流比精确等于N。但很多带隙电路的实际支路电流是从运放或电流镜灌进发射极的当β有限时发射极电流里只有β/(β1)的部分变成了集电极电流剩下的都从基极流走了。两个管的β如果一样倒还好比例误差会部分抵消问题是β随温度和工艺角变化剧烈低温下β可能掉到只有高温的一半于是ΔVBE里混进去一个和温度相关的误差成分最终变成额外的温漂。我踩过最深的一个坑就在这里。有一版设计仿真用默认BJT模型β偏高曲线很平流片回来低温段出现明显的向下弯曲排查了好几天最后用测试结构测了同一批BJT的β-温度曲线才确认是β的低温退化在作祟。从那以后我拿到工艺模型的第一件事就是看BJT的β在−40°C和125°C各是多少心里有数再决定要不要加补偿。5.2 基极补偿与结构改良有限β的解决办法最直接的是在基极节点做电流补偿。核心思想是额外生成一个基极电流的镜像把它灌回基极节点这样即使β变化从外部看进去就接近β无限。实现上可以用一个小的辅助电流镜从BJT基极抽取电流并镜像后返还但要注意辅助电路的失调不要引入新的误差。更彻底的办法是改变拓扑。一些高精度带隙结构会用一个辅助运放把BJT的基极接在虚拟地上让决定电流的支路绕过发射极-基极的分流直接从集电极定义电流。这样β的分流作用被环路增益压制误差大幅减小。缺点是多一个运放、多一份功耗和噪声小电流低功耗场景要权衡。版图层面的对策同样不可忽略。寄生PNP的基区是N阱N阱的方块电阻不低如果基极接触孔的位置离有源区远会引入基极串联电阻进一步恶化等效β。核心BJT阵列要做成环形基极接触让基极电流从四周均匀注入发射极用统一的尺寸和间距避免某个方向上的接触电阻不一致导致电流密度不均。β的误差在小电流场景更凶。因为小电流下BJT更容易进入低注入基极复合占比相对大β更低。如果一个项目把基准电流压到几微安来省功耗请务必复查β的影响必要时加大BJT发射极尺寸来换取更高的有效β和更好的匹配。6. PSRR不够用从电源路径逐级加固6.1 输出VS电源的耦合路径分析带隙基准除了温度稳定还必须扛得住电源上的纹波和毛刺。在DCDC芯片里功率开关的开关噪声会通过电源线灌进基准在ADC里基准的电源抑制能力直接决定转换精度。PSRR差的根源先看低频。低频PSRR主要靠环路增益压低从电源到输出的增益但带隙基准内部往往有不止一条电源传递路径运放的电源端会直接耦合到输出端电流镜的电源端变化也会通过有限输出阻抗影响PTAT电流。把这些路径一条条在仿真器里打开看你会惊讶于输出端的纹波是从哪里漏进来的。高频PSRR更麻烦因为环路增益在高频早衰减没了剩下的是各种寄生电容的前馈。MOS管的栅漏电容Cgd、电阻的寄生电容、BJT的寄生电容都会让高频电源纹波直接串到输出。所以高频PSRR不是靠单点增益能救的必须在版图和供电方式上动手。6.2 本地稳压、cascode与环路增益三板斧我实际用下来提高PSRR最有效的三板斧是cascode电流镜、本地预稳压、提高环路增益。第一斧是cascode。把基准内部所有关键电流镜的输出阻抗拉高电源电压变化被电流镜消耗掉不再传进PTAT支路。代价是额外两三个管子功耗和最小电源电压稍微升一点。如果工艺的Vth高、工作电压低cascode摆不下可以退而求其次用增益boosted的镜像或者共源共栅只加在关键支路。第二斧是本地预稳压也就是在带隙核心之前加一个简单的稳压器让基准的供电电压在一个较宽的电源范围内保持内部稳定。从PSRR的角度看两级PSRR近似相加比如预处理级提供40dB带隙自身提供40dB级联就有80dB左右效果非常可观。代价是多一个LDO的功耗和启动时间但对车规级或工控级产品绝对值得。第三斧是提高环路增益。带隙运放如果增益只有60dB那输出对电源变化的抑制就有限如果用gain-boosting把增益推到90dB以上低频PSRR会明显改善。不过增益提高要小心稳定性补偿电容得重新算。版图上还要做电源隔离高危的模拟电源线尽量从PAD独立拉进来不要和数字电源共用一条主干在核心电路周围加保护环对电源纹波特别敏感的信号节点可以额外加RC低通滤波器。我见过一个案例基准在仿真里PSRR有70dB流片后实测只有45dB最后查出来是电源线在版图里和输出走线并行走了一段耦合电容直接把纹波串过来了。这种问题仿真模型经常体现不足只能在版图阶段就管好自己的手。7. 实测回归从晶圆到封装的非理想清单与修调策略7.1 温漂曲线的几种“病态”形态与诊断仿真做得再漂亮最终都要回到测试台。我这些年见过的基准实测温漂曲线可以归纳成几种典型病态每种都对应不同的非理想因素。第一种是整体平移偏高或偏低但曲线形状基本正常。这通常是电阻绝对值工艺角偏移和VBE绝对值偏差的综合结果。这种最好处理靠初始精度修调就能拉回来。第二种是曲线呈一个明显抛物线常温高、两端低或者反过来中间低、两端高。前者说明一阶补偿做完后的曲率项还在需要打开或加强曲率补偿后者往往是曲率补偿过冲PTAT²电流给多了。第三种是只在低温段突然往下掉。这个要重点怀疑BJT的β低温退化和启动电路。我前面说的β低温退化就是典型表现如果室温到−40°C那一段出现了不应该有的凹陷先测BJT模块的β再决定是加基极补偿还是调偏置电流。第四种更隐蔽同一颗die连续测两次曲线不重合或者晶圆测试和封装后测试结果差很多。这种一般是封装应力和ESD网络带来的机械/电学扰动所致。封装shift问题可以通过在版图里给关键电阻和BJT区域加应力释放槽来缓解但具体效果很多时候要实测验证。7.2 trim网络的设计与实测校准经验实测之后绝大多数产品都逃不掉修调这一步。修调网络的设计要提前做到原理图里别等流片回来再“飞线”。修调位置的选择我推荐优先放在影响增益的位置也就是R2/R1的比率上或者PTAT电流的镜像比率上。这样一次修调可以同时校正绝对电压和温漂斜率效率最高。如果只是输出电阻微调那只能整体平移电压对温漂斜率的帮助很有限。修调策略上我会先做常温粗调把基准电压修到目标值的中心这一步吃掉电阻失配和失调的固定部分。然后扫两个温度点比如−20°C和85°C测量两点之间的电压差ΔV把它和目标温漂斜率比较决定要不要再调一档PTAT增益。这样两步做完多数die的温漂都能落到规格内。要是还想更精细可以在常温、低温、高温三个点各测一次用二次插值估算曲率项再对曲率补偿档位做一次独立修调。修调的实现方式低成本产品常用熔丝或金属选项高集成度产品用eFuse或者寄存器OTP。不管用哪种都要考虑修调网络自身的开关电阻和寄生电容会影响基准精度开关管尺寸要足够大让导通电阻远小于被切换电阻的值同时用传输门而不是单管避免电压系数。还有一点经验之谈修调网络的分档要有重叠也就是相邻档位之间要有一定冗余不然某颗die的工艺点正好落在两个档位交界处调前一档偏高、调后一档偏低怎么都选不到最优值良率就直接掉下去了。档位粒度一般取目标精度的四分之一到三分之一这个原则在模拟修调里非常通用。最后再分享一个我自己的习惯每个基准项目流片回来我都会在测试方案里加入几颗不加修调的die专门用来测“裸基准”的分布和温漂。这样能评估电路本身的水平也能知道修调到底吃掉的是哪些误差。带隙基准这东西仿真可以让你自信但只有一片一片真实die的数据才能让你真正认识自己设计里的那些非理想因素。