做Zynq视频开发绕不开这么一条经典通路PS把图像帧写进DDRPL端的VDMA从内存把帧数据读出来转成AXI4-Stream流VTC负责生成行场时序AXI4S-VideoOut再把流和时序打包输出到外部的HDMI、RGB LCD或者VGA显示接口。这套VDMAVTCAXI4S-VideoOut的组合几乎是Zynq上实现自定义显示需求最标准、最通用的框架也是我做图像显示调试时用得最多的硬件结构。这篇是PS-SDK系列的第12篇重点放在Vivado里Block Design的硬件搭建部分适合已经会配置PS最小系统、但第一次接触视频相关IP的开发者看完你可以自己搭出一个“DDR帧缓冲显示到屏幕”的完整PL工程为后面写SDK软件驱动打下一个可靠的基础。1. 视频通路整体设计与选型思路1.1 为什么视频搬运一定要交给VDMA在Zynq上处理图像显示首先要理解一个概念屏幕上的每一个像素在DDR内存里都对应若干字节的数据这些数据在内存里组成一块一块的“帧缓冲”Frame Buffer。PS的CPU当然可以逐像素把这些数据搬到外设但这么做性能上完全不可行——1080p60、32位色深的数据率接近每秒500MBCPU哪怕不做别的事也顶不住这种搬运量而且逐像素操作必然导致画面闪烁、撕裂。所以硬件上要有个专门的搬运工这就是VDMAVideo Direct Memory Access。VDMA本质上还是DMA但它针对视频做了很多优化支持帧缓冲的乒乓操作可以在多块缓冲区之间自动轮询支持行跨度stride设置让缓冲区的行大小不受图像宽度的限制还支持帧同步、帧计数器可以在Vsync同步点切换帧地址减少画面撕裂。简单类比一下CPU是贴快递单的人DDR是仓库显示屏是收货人VDMA就是那个不停往返的货运车队它只管拉货而且知道每车装多宽、仓库里哪几块区域是轮换出货的。不要想着用AXI GPIO加CPU循环去模拟这种搬运那只是在实验里验证IO用的不是做视频的。Zynq的优势就是PS和PL协同PL里放一个专用的VDMADDR带宽可以被高效利用CPU只需要配置寄存器、管理缓冲区的“所有权”剩下的像素搬运完全由硬件完成。1.2 三个IP的分工与协作关系这个视频通路里VDMA、VTC、AXI4S-VideoOut各管一段职责非常清晰。我习惯把这套结构理解为“数据搬运、时序生成、流转并行”三段式。模块全称核心作用数据/信号方向VDMAVideo Direct Memory Access在DDR和AXI4-Stream之间搬运视频帧DDR内存 - AXI4-StreamVTCVideo Timing Controller生成/检测行同步、场同步、消隐、有效等时序信号输出时序信号AXI4S-VideoOutAXI4-Stream to Video Out把AXI4-Stream像素流与VTC时序合并输出并行视频总线AXI4-Stream - 并行视频接口数据流的顺序是PS或者PL把图像写到DDRVDMA的MM2S通道按行突发读回这些像素依次输出到AXI4-Stream总线上AXI4S-VideoOut内部有一个跨时钟域FIFO流数据进来后在像素时钟域读出同时VTC已经在按分辨率产生每一个像素位置上的有效标志DE、行同步HSync、场同步VSyncVideoOut把数据和这些时序对齐输出一组vid_pData、vid_pVDE、vid_pHSync、vid_pVSync信号送到外部显示接口芯片或屏幕排针。注意实际Block Design里VTC输出给VideoOut的不是物理波形而是一组“像素位置状态”VideoOut再按照自己的像素时钟把这些状态变成真正的输出时序。很多新手以为VTC直接驱动屏幕其实中间还隔着一层VideoOut的转换。这个分工搞清楚了后面连线就不会乱。1.3 为什么是这三个IP组合而不是其他方案官方可选的视频方案其实不少比如直接用Video Timing Controller加自己写的RGB接口逻辑或者用HLS自己写一套搬运加时序模块也可以用完整的Video Processing SubsystemVPSS一步到位。但VPSS偏重面向复杂的视频处理链里面的帧缓冲、缩放、裁剪模块很多如果你只是想把一帧图像从DDR显示到屏幕上它属于杀鸡用牛刀配置复杂度直接劝退新人。三件套方案的优势在于每一个模块职责单一IP配置页选项不多出错时容易定位。VDMA负责数据VTC负责时序VideoOut负责转换中间没有多余的图像处理环节适合作为理解Zynq视频开发的“最小系统”。我见过有人用HLS自己写搬运逻辑最后花了两周调AXI突发对齐而直接用官方IP半个下午就能跑通。在项目时间紧、又不需要定制数据通路时优先用成熟IP是工程上的理智选择。2. Block Design实操从零搭出视频通路2.1 准备工作硬件平台与时钟规划本文以Zynq-7000系列比如xc7z020常见于各类Zynq开发板为例配置思路在Zynq UltraScale上同样适用只是PS端的MIO、时钟名略有差异。第一步先在Vivado里创建一个RTL工程选择对应芯片或开发板然后新建Block Design把Zynq Processing System拖进来。打开PS配置界面后重点设置这几项DDR型号和速率根据自己的板子选建议用开发板自带的PS DDR配置不要随意改参数UART1打开后面SDK打印调试信息要用SD、ENET等按需开启。最关键的是PL时钟使能在Clock Configuration里找到PL Fabric Clocks把FCLK_CLK0设置为150MHz用作AXI总线和视频IP的主时钟。至于为什么不是默认的100MHz后面讲VideoOut时钟关系时会解释如果你使用的是1080p30或更低分辨率100MHz也够用但既然要留余量我一般直接拉150MHz。时钟规划是整个工程最容易返工的环节我建议动手连线前先在纸上把时钟域画清楚AXI-Lite配置时钟、AXI4-Stream数据时钟、像素输出时钟三个时钟域分别是谁提供、频率多少、复位怎么来。像素时钟我习惯用Clocking Wizard从FCLK_CLK0生成1080p60对应148.5MHz1080p30对应74.25MHz可以先从1080p30开始调通再把频率拉高。2.2 VDMA IP配置MM2S读通道的每个选项在IP Catalog里搜索“AXI Video Direct Memory Access”双击添加然后进入配置界面。VDMA有两条数据通道MM2SMemory Map to Stream从DDR读数据输出流和S2MMStream to Memory Map接收流写入DDR这是两个方向相反的数据通路很多初学者会搞混。我们做“显示输出”只需要把DDR里的帧读出来所以只勾选Enable MM2SS2MM通道可以暂时关掉后面做视频采集再打开。几个关键参数说一下。地址宽度保持32Zynq-7000的DDR地址范围用32位足够。Frame Buffers设为3这是三重缓冲显示输出时DDDR里可以同时有三个缓冲VDMA轮流读取能显著减少撕裂如果DDR空间紧张至少设2。Stream Data Width选32和AXI Data Width保持一致这样每次AXI突发读回的数据恰好能作为32位的像素字如果屏幕是24位RGB888像素在内存里也按32位对齐存放高位补0或用BGRA8888格式带宽利用率高一点。Advanced选项中Enable Vert Size和Enable Frame Counter建议勾上SDK里可以通过寄存器读取当前正在读的帧号用于调试和同步。Line Buffer使用默认值即可它控制内部行缓存的深度。还有一个比较容易忽略的选项是Store and Forward这是让VDMA收集一整行数据再通过AXI4-Stream输出减少突发中断但会增加一行延迟如果对延迟敏感就不开。实际调试阶段建议关闭尽量减少不确定因素。连接上VDMA有S_AXI_LITE配置寄存器接口、M_AXI_MM2S读DDR接口、M_AXIS_MM2S输出视频流接口。S_AXI_LITE和M_AXI_MM2S都要通过AXI Interconnect连到PS的M_AXI_GP端口M_AXIS_MM2S直接输出。这里要提醒一句先加一个AXI Interconnect把PS的M_AXI_GP0和VDMA的S_AXI_LITE对接Processor System Reset也要加不然后面SDK访问不到VDMA寄存器还容易误判成硬件ID错误。2.3 VTC和AXI4S-VideoOut的配置与连接VTC在IP Catalog里的名字是“Video Timing Controller”。双击配置把控制器模式选为“Generator”也就是由它产生输出时序而不是检测外部视频。AXI-Lite接口时钟选择FCLK_CLK0也就是150MHz。VTC内部不需要单独配置分辨率参数这些参数是在运行时通过寄存器写入的硬件搭建阶段只决定它工作在发生器模式。接下来是重头戏AXI4S-VideoOut。这个IP的官方名称是“AXI4-Stream to Video Out”我这里沿用了串口标题里的简称。进入配置界面关键设置有三项Data Format选择RGB888和VDMA的32位流对应Video Format选择24-bit RGB模式Output FIFO保持默认即可它是VideoOut内部的跨时钟域缓冲。另外有选项叫“Enable GenLocked Output FIFO”或者以外部VTC作为时序来源我们属于外部VTC模式所以把时序源选为“From external VTC”。连接时重点看这几个端口s_axis_video是AXI4-Stream输入接VDMA的M_AXIS_MM2Svtc_timing是VTC时序输入接v_tc的v_timing_outvid_io_out这一组是并行视频输出aclk接FCLK_CLK0像素时钟vid_pClk由MMCM/PLL产生。很多工程会在VDMA和VideoOut之间加一个axis_register_slice用于打断长布线、改善时序收敛这个不是必须的但当时序紧张时能救命我一般在中期版本加一个。为什么视频数据流可以直接从100MHz的AXI域进、再在148.5MHz的像素域出关键就是VideoOut内部的FIFO。它把AXI4-Stream的数据暂存然后在vid_pClk的节奏下读出配合VTC的DE信号决定哪个时刻输出有效像素。因此ACLK频率和像素时钟频率并不是必须相等但也别差得离谱写侧的总线速度如果远低于读侧输出速率FIFO就会频繁下溢画面会闪。稳妥做法是AXI时钟略高于像素时钟这就是我开头把FCLK_CLK0设成150MHz的原因——对于1080p60的148.5MHz像素时钟150MHz刚好能留出一点余量。2.4 顶层连线清单与bitstream生成把所有模块连好之后整个Block Design应该形成几条清晰的链路。我整理一份最精简的连线清单你对照着查PS的FCLK_CLK0接到两个地方一是AXI Interconnect的时钟二是VDMA、VTC、VideoOut的AXI时钟输入。PS的M_AXI_GP0接到AXI InterconnectAXI Interconnect再分别接到VDMA的S_AXI_LITE、VTC的S_AXI、VideoOut的S_AXI。VDMA的M_AXI_MM2S接到另一个AXI Interconnect的数据读口该Interconnect的Master口接到PS的S_AXI_HP0高性能端口专门走大数据量DDR访问。VDMA的M_AXIS_MM2S接到VideoOut的s_axis_video。VTC的v_timing_out接到VideoOut的vtc_timing。把VideoOut的vid_io_out的各个信号引到顶层端口vid_pData[23:0]或[31:0]、vid_pVDE、vid_pHSync、vid_pVSync、vid_pClk。Processor System Reset模块的slowest_sync_clk接FCLK_CLK0用于给AXI域复位像素域复位可以在MMCM配置里自动生成或者用单独的proc_sys_reset实例。连线完成后先Validate DesignVivado会检查未连接端口和时钟约束。然后看Address Editor给VDMA、VTC、VideoOut各分配一段AXI寄存器地址记住这些基地址后面SDK要用。接着Generate Output Products创建约束文件把外部视频输出引脚约束到对应管脚最后Generate Bitstream。如果没有硬件这一篇看到这里可以先收藏备用如果有开发板烧进去之后下一步就是SDK里的寄存器读写验证。3. 参数计算、地址映射与软件配合3.1 1080p60时序参数是哪里来的VTC需要配置的不是简单一个“分辨率”下拉框而是一组精确的行场参数。以最常用的1920x108060Hz为例VESA标准时序表里给出一整组参数像素时钟148.5MHz每行总像素2200其中同步88、后肩148、有效1920、前肩44每帧总行数1125其中同步4、后肩36、有效1080、前肩5。为什么需要这么详细因为显示器扫描时需要知道行消隐、场消隐的确切时长VTC内部就是按这些数值逐个像素、逐行计数到了某个计数点就翻转HSync或VSync在有效区间里拉高DE信号。你可以手算一下帧率验证148.5MHz除以2200再除以1125结果约等于60.00Hz正好符合60Hz刷新率。在硬件搭建阶段你不需要把这些数值填进任何界面但后续SDK烧写寄存器时要填入。VTC的寄存器组里有active_start、active_size、hsync_start、hsync_end、vsync_start、vsync_end这些字段对应关系就是上述时序表里的数值换算出来的。我的经验是先把VESA表打印一份放在桌子上调试时对着改容易发现手误。典型的参数换算公式网上都有这里不展开因为本文重点是硬件搭建软件配置留到下一篇。3.2 帧缓冲地址、stride与对齐画面数据存放在DDR里地址怎么分配要有个规划。假设用1080p60、32位色深一帧大小是1920乘1080乘4字节约8.29MB。三帧缓冲就是约24.9MBDDR空间完全够用。常见安排是从0x01000000开始第一帧基地址0x01000000第二帧0x01800000加一帧大小第三帧0x02000000当然你也可以用更规整的0x01000000、0x010FA000这种带对齐的值。VDMA对地址有两个硬性要求一是起始地址必须按数据总线宽度对齐通常64字节对齐最稳0x01000000这类地址天然满足二是行跨度stride要大于等于图像宽度乘以每像素字节数且建议也做对齐。比如1920像素、每像素4字节一行就是7680字节7680恰好是64的倍数直接用。如果你的图像宽度不是64的倍数比如1280x720720*42880字节这时就要把stride向上取整到64字节对齐即2880向上取整到2944否则会出现画面斜切。这些参数在SDK写入VDMA寄存器时配置但硬件搭建阶段你要心里有数DDR里的布局决定了VDMA读回的像素顺序布局不对画面就会花屏或者斜切。另一个容易被忽略的点是S_AXI_HP0端口的地址映射PS端需要通过xil_set_remap或地址转换确保PL里看到的DDR地址和PS看到的实际物理地址一致Zynq-7000通常不需要额外remap但MPSoC上要特别注意。3.3 SDK侧最小验证流程预览虽然这一篇标题是硬件搭建我还是简单说一下后续SDK里做的事情方便你验收硬件是否正确。整体流程分三步第一步向VTC写入行场参数并启动VTC输出正确的DE/HSync/VSync第二步向AXI4S-VideoOut写控制寄存器使能数据输出第三步向VDMA写入帧缓冲地址、行跨度、图像宽高启动MM2S通道VDMA开始从DDR读数据。调试阶段最快的验证方法是在DDR某块区域填满一个颜色渐变或纯色比如纯红色然后让VDMA指向这些数据。如果屏幕显示纯红色说明从DDR到VDMA、再到VideoOut、再到显示接口的整条链路都通了如果没显示就分段排查。有的开发者喜欢在SDK里用Xil_Out32直接写寄存器不用官方驱动这个在早期排查时反而更快。官方驱动封装层次多一旦不能工作你分不清是自己配置错还是驱动初始化顺序的问题。4. 常见问题与排查技巧实录4.1 黑屏、花屏、错位速查表我做视频通路调试这么久遇到的绝大部分问题都集中在几个固定环节。下面这张表是我自己常用的排查速查表按现象、可能原因、排查动作三个维度整理。现象可能原因排查动作完全黑屏像素时钟未输出、VideoOut未使能、VTC未启动、复位未释放用示波器/ILA看vid_pClk是否存在查看VideoOut的控制寄存器确认VTC寄存器配置完成有背光但无图像DE信号始终为低VTC参数未生效ILA抓vid_pVDE检查时序寄存器写入值与VESA表是否一致画面整体偏移HSync/VSync参数或极性配置错误对比VESA表检查hback/front参数调整H/V信号极性花屏或斜切帧缓冲stride不对、像素格式与总线宽度不匹配、DDR地址错误核对stride是否64字节对齐检查VDMA突发和数据宽度确认帧地址没有与PS其他程序冲突撕裂上下半屏错位只用了单缓冲缓冲切换发生在扫描中途至少用双缓冲并在Vsync同步点切换地址VDMA开GenLock图像偏色或颜色通道互换RGB888数据线与显示接口芯片的映射不对对照板卡的原理图确认vid_pData[23:0]与芯片颜色引脚的对应关系遇到问题先不要慌按照“时钟有没有、时序对不对、数据通不通、格式配没配”这个顺序排查。一半以上的问题出在时钟和使能寄存器不是逻辑设计稳定心态很重要。4.2 时钟域和复位域的坑这个三件套里隐藏着两个时钟域AXI时钟域FCLK_CLK0和像素时钟域vid_pClk。VideoOut内部的FIFO就是这两个时钟域的交接点写侧跟随AXI时钟读侧跟随像素时钟。很多黑屏问题其实不是数据链路问题而是像素时钟根本没有起振或者复位没有正确释放导致FIFO一直处于复位状态。用Clocking Wizard产生像素时钟时建议把locked信号接回到一个proc_sys_reset实例的dcm_locked输入然后将这个生成模块的reset输出接到VideoOut的像素域复位相关端口。这样能保证像素时钟稳定后像素域才解除复位避免“时钟还没好就开始读FIFO”的竞态。AXI域同理使用Processor System Reset模块slowest_sync_clk接FCLK_CLK0保证AXI总线复位与时钟同步释放。另一个容易踩的坑是像素时钟频率和AXI时钟频率差距过大。前面说过VideoOut的FIFO写侧如果持续低于读侧FIFO会下溢表现为画面闪烁、横向条纹。如果你发现1080p60工作不正常而降到1080p30一切正常多半就是AXI时钟不够快把FCLK_CLK0从100MHz调到150MHz或者降低像素时钟频率重新综合测试。4.3 与显示接口芯片的协作经验很多开发板不会把vid_pData直接接到屏幕而是经过一颗HDMI编码芯片比如ADV7511。这种情况下要格外注意这类芯片通常需要通过I2C配置内部寄存器配置不成功时即使FPGA侧时序完全正确HDMI口也黑屏。建议单独写一段I2C初始化代码回读芯片ID确认芯片响应后再去排查FPGA侧。显示芯片对输入信号极性也有明确要求有的需要高有效HSync有的需要低有效。VideoOut输出的HSync/VSync极性问题可以在SDK里通过VTC寄存器设置也可以在设计里直接取反。查一下芯片数据手册里的时序图上面会标明它期望的极性和DE模式照着配就行别凭感觉。颜色通道映射也是重灾区。vid_pData[23:0]在不同IP版本里可能对应RGB顺序也可能对应BGR顺序这取决于IP配置里的数据格式。遇到红蓝互换时不要急着改FPGA代码先去查VideoOut的数据格式是选成了RGB888还是BGR888显示芯片那边也可能有色度空间转换寄存器。我调试时遇到颜色不对第一反应就是打开两个配置界面核对映射关系大多数情况改一处就能解决。4.4 带宽、帧率与系统稳定性很多人忽略带宽问题以为FPGA里能跑通就万事大吉实际上视频通路是DDR带宽消耗大户。以1080p60、32位色深计算显示输出方向至少要读1920乘1080乘60乘4字节每秒约497MB/s。如果再叠加PS端CPU访问DDR、SD卡读写、网络传输DDR控制器就要面对多个AXI端口的争抢VDMA的读带宽可能被压低导致行数据来不及画面出现周期性闪烁。解决思路有几个优先让VDMA走S_AXI_HP高性能端口这个端口直通DDR控制器延迟和仲裁更友好AXI总线宽度尽量用64位如果芯片PL侧支持的话VDMA的AXI Data Width选64一次突发读回的数据更多效率更高把帧率降到30Hz或者降低分辨率在验证阶段尤其管用。最后是VDMA的突发长度Burst Length一般保持16或32即可不需要动多数情况下瓶颈不在突发长度而在总线仲裁。从工程角度我建议你在做系统集成时提前估算各路的DDR带宽需求给VDMA预留至少1.5倍的实际带宽余量这样即使PS侧负载波动画面也不会突然抖动。如果预算实在不够可以考虑在PS里用DDR仲裁配置QoS给视频端口提高优先级具体寄存器配置可以查阅Zynq TRM里QoS相关章节。尾声一点调试体会这条视频通路我前前后后搭过很多次每次从新板卡开始都要花一小时左右做硬件真正调试时最费时间的一次是画面整体向右偏移了几十像素原因仅仅是VTC的hback参数少填了20画面就整体移位对显示设备来说是立刻可感知的。后面我学乖了调试时优先用ILA抓一次vid_pVDE和HSync信号数一数每行有效像素是不是1920、每帧有效行是不是1080这两个数对了时序参数基本没问题再回头改数据格式和寄存器。给想动手复现的读者一个建议先照着官方例程把一个低分辨率跑通比如640x480或者800x600确认VDMA能出渐变彩色画面再切换到自己需要的分辨率。分辨率一高时钟、带宽、FIFO深度这些因素都开始敏感问题排查难度指数级增加。这个系列之前已经写了11篇PS-SDK相关内容这一篇硬件通路只完成一半下一篇我会重点讲SDK端如何把这些寄存器和驱动串联起来把屏幕真正点亮到时候可以接着往下看。