做电源、电机驱动、电池管理这一块的朋友多少都经历过这种时刻板子画到一半算出来的峰值电流单管扛不住或者单个MOS管的封装根本散不掉那个热量翻遍选型手册找大电流器件要么贵得离谱要么供货周期半年起。最后的结论往往是——拿几颗规格小一些的管子并联起来用。这个思路听上去很朴素好像三个臭皮匠顶个诸葛亮但真正上手之后你会发现MOS管并联的应用场景里坑比想象的多得多。有人的板子静态测试一切正常一上大电流就冒烟有人并了四颗管结果其中一颗承担了六成电流还有人满载老化两小时没事一进高温箱就炸管。这篇就按我自己的实操经验把多个MOS管并联这件事拆成四个要点讲透静态均流、动态均流、热设计与SOA、功率回路与保护。不管你做的是几十安培的低压负载开关还是多相BUCK、电机驱动的功率级只要涉及并联这几条基本绕不开。1. 并联的动机与边界什么时候该并联什么时候该换条路走1.1 单管的四道天花板先想清楚为什么要并联。通常不是因为想而是被逼的。单个MOS管在大电流场景下有四道天花板同时压过来第一道是导通电阻Rds(on)决定了满载时的导通损耗几十安培下哪怕只有几毫欧损耗也是十几瓦起步第二道是封装和引线TO-220的引脚和内部键合线在几十安培下就是瓶颈DFN这类贴片封装虽然内阻低但热阻和焊点寿命又是新问题第三道是散热功耗最终要靠铜皮、散热器、风道倒出去单管集中发热意味着热流密度极高第四道是SOA也就是安全工作区浪涌、短路、感性负载关断这些瞬态工况下单管的电流能力会被电压-时间组合严格限制。这四道限制里第一道和第二道靠并联能直接缓解第三道靠并联可以摊薄第四道则完全不同——并联并不等于把SOA面积简单相加后面会专门讲。我在早期项目里就吃过亏以为电流能力不够就并两颗结果短路测试时四颗管子倒得整整齐齐因为SOA是按管算的不是按并联组算的。1.2 什么工况下并联是天作之合从使用场景来看最适合并联的工况是完全导通、大电流、低频或中频开关这一类。比如电池包的放电主回路开关、电机驱动的低边斩波管、多相BUCK的每一相、直流固态继电器、电子负载的功率级。这些场景有个共同特征管子绝大部分时间工作在饱和导通区沟道完全打开电流主要由Rds(on)决定。为什么这一点重要因为MOS管的Rds(on)具有正温度系数大约在0.3%~0.5%/℃这个量级。这就意味着当某一颗管子因为参数偏差多分了一些电流、温度升上去之后它的电阻会变大电流会自动往其他管子转移。这是一个天然的负反馈机制相当于并联组自带均流功能。我做过的实测里六颗同批次管并联冷机时电流最大偏差约8%满载半小时稳定后偏差收敛到3%以内就是这个机制在起作用。1.3 哪些场景强行并联会出事反过来说有一种场景我强烈建议不要简单并联管子工作在线性区或者米勒平台附近的时候。典型代表是线性恒流源、电子负载的恒流档、LDO的调整管、还有那种缓慢开通的软启动电路。在这种工况下管子的沟道处于半开状态电流主要由跨导和栅源电压共同决定。这时候起主导作用的是阈值电压Vth的温度特性而Vth是负温度系数的大约-2mV/℃到-5mV/℃。这就形成了一个正反馈某颗管子Vth偏低同样栅压下导通得更好分到的电流更多结温升高Vth进一步降低导通得更好电流更大。热量和电流互相喂养最后就是热点集中到一颗管子上热失控烧穿。我以前做过一款线性放电电路图省事直接并了三颗管结果上电不到二十秒中间那颗就冒烟了拆下来一测另外两颗完全正常。所以判断标准很简单管子工作时Vgs是不是远高于Vth、沟道是不是完全打开。如果是并联基本安全如果Vgs在Vth附近晃悠或者MOS管长期工作在放大区那就老老实实给每颗管子源极串一个小电阻0.05Ω到0.5Ω量级做强制均流或者干脆改用独立闭环控制每一路别指望并联本身能救你。1.4 并联、换更大管子、换拓扑三条路的取舍遇到电流不够其实有三条路可走并联只是其中一条。换更大电流的单管最省事但大电流器件的Rds(on)和Qg往往是同步上升的驱动功耗和开关损耗会变差而且大封装的热点集中度更高散热设计反而更难压。换拓扑则更彻底比如把单相BUCK改成多相交错并联BUCK让纹波频率翻倍、输入输出电容压力下降每一相的电流要求天然降低——这也是近几年服务器电源和车载电源里最主流的做法。我自己的取舍原则是这样如果电流超出单管能力在3倍以内优先考虑并联因为改动最小如果超出5倍以上或者对纹波、动态响应有硬要求就上多相如果对成本极度敏感、数量又不大就老老实实选大封装单管配风冷。并联的诱惑在于便宜和灵活代价是你得在布局、驱动、热设计上多花不少心思这部分工作量经常被严重低估。2. 静态均流从Vth离散度到走线电阻的硬功夫2.1 Rds(on)正温度系数是朋友Vth离散度是敌人静态均流说的是管子完全导通之后直流电流怎么在各管之间分配。这里有两股力量在角力一股是参数离散主要是Rds(on)和Vth的批次差异另一股是温度反馈也就是刚才说的正温度系数自动均流。先看参数离散的影响有多大。理论上并联时电流按电导分配也就是I_i I_total × (1/R_i) / Σ(1/R_j)。假设六颗管子其中一颗的Rds(on)比其余低10%其余五颗完全相同那么这颗管子的电流占比会达到18.2%而平均值是16.7%也就是高出约9%。如果低20%占比会跳到20%以上高出平均两成多。这个偏差在满载时会直接反映到结温上结温差十几度很正常。关键在于同批次同料号的管子Rds(on)离散通常在±5%以内Vth离散在±0.2V到±0.3V。而不同批次混用离散度轻松翻倍。我做过一次对比测试同一料号的六颗管室温下测Rds(on)最大最小差4.7%换成两个不同批次的混搭差值直接到13.6%。所以第一条铁律就是并联的管子必须来自同一料号、尽量同一批次别想着把抽屉里剩下的几颗凑一凑。这几块钱的差价换来的可能是几十度的结温差。2.2 走线不对称比参数离散更致命如果说参数离散带来的偏差是10%那布局不对称带来的偏差可能是50%甚至更多。原因很简单MOS管的Rds(on)只有几毫欧而PCB上一段10mm长、1mm宽的1盎司铜走线电阻大约是5mΩ。这个量级完全能和管子本身的导通电阻掰手腕。我举个具体的例子。假设单管Rds(on)为4mΩ走线完全对称。现在偷懒把其中一颗管子的源极走线加长了多出2mΩ的走线电阻那么这颗管子的等效支路电阻变成6mΩ比其他管子的4mΩ高出50%。按电导分配它承担的电流只有其他管子的三分之二其余管子被迫多分担。看起来好像少干活的管子更安全但问题是热设计是按平均电流算的其他管子实际超载长期满载运行最先出问题的反而是那些老老实实的管子。所以布局的核心原则只有四个字镜像对称。具体落地要做到几点每颗管子的漏极到公共节点、源极到公共节点的走线长度和宽度完全一致过孔数量一致别一颗管打6个孔另一颗打4个铜皮尽量用大面积铺铜或者叠层铜把走线电阻压到管子导通电阻的十分之一以下这样哪怕有对称性误差占比也很小。我自己设计这类板子时会直接画一个对称的梳子形铜皮每颗管子从梳齿顶端接入物理上强制等长。2.3 源极开尔文连接别偷懒还有一个容易被忽略的细节源极的电流通道和驱动回路的参考点必须分开也就是常说的开尔文连接。如果驱动器的地直接接在主电流通道的源极铜皮上那么大电流在铜皮电阻上产生的压降会串进栅源电压里等效于给管子加了一个随电流变化的负反馈信号影响开通速度和均流。在单管应用里这个问题还好多管并联时会更明显因为公共源极铜皮上的电流是各管电流之和压降更大。正确做法是从每颗MOS的源极焊盘单独引一条细走线回到驱动器地这条细线不走大电流只做参考。代价是布线多几根线收益是驱动波形干净、各管开关时刻更一致。2.4 均流偏差的快速估算实际设计时我习惯用一个简单的脚本先把偏差算出来心里有个数。下面这段可以改改参数直接用# 并联MOS静态均流快速估算 # 思路电流按各支路总电阻管子Rds 走线电阻的电导分配 Rds_list [4.0, 4.1, 3.9, 4.2, 4.0, 3.8] # 单位 mΩ单管导通电阻分散值 Rtrace [0.4, 0.4, 0.4, 0.4, 0.5, 0.4] # 单位 mΩ各支路走线电阻 I_total 120.0 # 总电流 A R_branch [r t for r, t in zip(Rds_list, Rtrace)] G [1.0 / r for r in R_branch] G_sum sum(G) I_each [I_total * g / G_sum for g in G] I_avg I_total / len(Rds_list) for i, cur in enumerate(I_each): dev (cur - I_avg) / I_avg * 100 print(fMOS{i1}: {cur:6.2f} A 偏差 {dev:5.1f}%)跑一遍就能看出当走线电阻只有管子电阻的十分之一时电流偏差基本由管子参数主导一旦走线电阻占到管子电阻的三分之一偏差就会急剧放大。这个脚本我在好几个项目里都用来做布局评审的量化依据比看着差不多对称靠谱得多。3. 动态均流栅极回路才是真正决定成败的地方3.1 开关瞬间的不均流比静态可怕得多静态均流做得好不代表开关过程就安全。管子从关断到导通要穿过米勒平台那一小段线性区时间可能只有几十纳秒但这一瞬间的不均流非常剧烈。原因是动态过程中电流不由Rds(on)决定而是由Vth、跨导gm、栅极回路阻抗共同决定。Vth低的那颗管子先导通先扛电流栅极走线长的管子栅极充电慢后导通。在开关的几十纳秒里电流分配完全由这两个因素主导偏差可以轻松超过50%。后果是什么先导通的那颗管子承担了大部分瞬时电流同时它还承受着几乎全部的母线电压瞬时功耗极高这就是Eon损耗的集中。长期下来这颗管子温升更快可靠性最先掉。更麻烦的是动态不均流不体现在万用表上你必须用电流探头或者罗氏线圈去看每颗管子的电流波形或者至少看每颗管的栅极波形和漏源波形是否一致。我习惯在样机阶段用四通道示波器对比两颗管子的Vgs和Vds如果发现明显的时间错位就必须去查驱动回路。3.2 共栅极电阻和独立栅极电阻怎么选最常见的两种驱动接法一种是所有管子共用驱动器的一个输出各自串一个栅极电阻另一种是所有管子的栅极直接并联只用一个共用的栅极电阻。第二种接法看着省料实际隐患很大。共用一个栅极电阻时所有管子的栅极是同一个节点。任何一颗管子因为源极电感或密勒电容的差异产生栅极振荡这个振荡会通过公共栅极节点耦合到其他管子上形成互相激励的振荡。实测中我见过共栅极电阻的板子在关断沿上出现几十兆赫的振铃幅值超过2V几乎逼近阈值电压一旦温度上去Vth下降就可能出现误导通、上下管直通。独立栅极电阻的代价是每个管子多一颗0402或0603电阻几毛钱的成本换来的是各管栅极回路的解耦。这是我认为绝对不该省的钱。栅极电阻要尽可能靠近MOS的栅极焊盘放置走线越短越好因为走线电感会和你想要抑制的振荡形成新的谐振点。3.3 栅极电阻到底取多少一次实打实的计算栅极电阻的取值很多人凭经验抄一个10Ω或22Ω其实是可以算的。核心思路是先确定你希望的开通时间再反推需要的驱动电流最后用驱动电压和平台电压之差除以这个电流得到总电阻。以一颗Qg65nC、平台电压约4V的100V MOS为例驱动器输出12V希望开通时间200ns。需要的平均栅极电流I_g Qg / t 65nC / 200ns ≈ 0.325A。栅极回路总电阻R_total ≈ (V_drive − V_plateau) / I_g (12 − 4) / 0.325 ≈ 24.6Ω。扣除管子内部栅极电阻约1.5Ω和驱动器内阻约1Ω外部栅极电阻取22Ω左右。关断路径通常单独走用二极管并联电阻的方式让关断更快。但如果关断太快di/dt过高漏源尖峰会顶上去所以关断电阻也要算。我一般的做法是开通电阻22Ω、关断电阻4.7Ω串一个肖特基二极管实测下来波形比较干净。要注意的是并联时每颗管子都要配自己的一套而不是共用一个。3.4 米勒效应与寄生振荡的抑制米勒效应是多管并联绕不开的话题。开关过程中漏源电压的快速变化会通过米勒电容Cgd向栅极注入电流这个电流在栅极电阻上产生压降。如果栅极回路阻抗偏大这个压降可能让Vgs在关断期间被抬起来造成误导通。多管并联时各管的Cgd有差异注入电流不同栅极电压的抬升程度也不同结果是某颗管子提前误导通。抑制手段有几套组合拳。第一驱动回路尽量低阻抗缩短栅极和源极的环路面积栅极-源极之间可以并联一颗小电容比如4.7nF到10nF给米勒电流提供低阻抗旁路但代价是开关速度变慢要权衡。第二在栅极串一颗铁氧体磁珠专门压制几十兆赫的高频振荡磁珠在低频段阻抗低不影响正常开关。第三驱动器的负压关断能力很有用如果允许用-5V关断比0V关断安全得多等于给振荡留了更大的裕量。至于LC并联谐振电路这个概念在MOS并联里主要体现在栅极走线电感和Cgs构成的谐振网络上频率通常在几十兆赫。用示波器看栅极波形如果发现持续振铃而不是单次过冲多半就是撞上了这个谐振点这时候加磁珠或者减小栅极回路面积往往比调电阻更有效。4. 热设计与SOA让温度帮你干活4.1 热耦合的两面性温度在并联里扮演的角色很微妙。因为Rds(on)正温度系数温度高的管子会自动少分电流这是好事。但前提是每颗管子都能及时把热量传导出去并且各管之间的热阻尽量接近。如果所有管子共用一个散热器或者共享一块大面积铜皮热耦合会让它们趋于同一个温度均流效果最好。我在做六管并联的实验时发现共用一块60mm×40mm的2盎司铜皮满载稳定后各管的壳温差不到5℃换成各自独立的散热片温差直接到18℃电流偏差也随之放大。独立散热片看起来各管独立更安全其实恰恰相反。它让每颗管子变成孤岛温度不能互相平衡正温度系数的均流机制被削弱了。所以我的建议是优先共用散热器和铜皮让热耦合成为均流工具而不是负担。4.2 热阻链怎么算热设计的核心是算清楚从结到环境的热阻链条。以DFN5×6封装的MOS为例典型Rθjc约1.0℃/W焊接到2盎司铜皮上的Rθjb约8℃/W加上铜皮到散热器、散热器到环境的界面热阻整条链可能到15℃/W。单管功耗2W的话结温比环境高30℃如果某颗管子因为不均流功耗到3W结温就高出45℃。在40℃的环境里前者结温70℃后者85℃都在安全区但如果是55℃的工业环境后者就到100℃逼近降额红线了。这里有个很实用的技巧做热设计时不要用平均功耗要用最差管子的功耗来算。也就是先估算均流偏差比如取15%把这个偏差加到最差管子上再算结温。这样设计出来的散热方案才有裕量不会出现样机测试正常、量产高温环境批量失效的惨剧。4.3 SOA不是简单的相加很多人在并联时有一个危险的想法单管能过10A那我并六颗就能过60A。这个结论只在完全导通、长时间稳态的工况下大致成立一旦涉及瞬态就完全不成立。SOA曲线描述的是器件同时承受电压和电流的能力横轴是漏源电压纵轴是漏极电流不同曲线对应不同的脉冲宽度。并联不会让SOA曲线向右平移因为每颗管子承受的电压是一样的母线电压多高每颗管子就是多高。它只会在纵轴方向上通过电流分摊让每颗管子的点下移。这看起来是好事但如果均流不理想某颗管子实际承受了1.5倍的平均电流而你的设计又是按平均电流查SOA曲线的就相当于你在用一条虚假的安全余量做设计。我个人的做法是查SOA曲线时电流乘以1.5的安全系数脉冲宽度也留一倍裕量。特别是短路保护场景从短路发生到保护动作的这段时间管子要在高压大电流下硬扛这段时间必须严格对照SOA曲线不能拍脑袋。4.4 温度采样点往哪儿贴温度保护和降额都依赖采样采样点选错等于白采样。NTC或者温度芯片要紧贴最可能过热的管子通常是布局上最靠近公共节点、走线最短、散热条件最差的那一颗。如果六颗管子并排布局我会把NTC放在最中间或者最边缘那颗附近——边缘的散热条件往往最差中间的反而因为两边被夹着散热条件好一些。实测验证的方法很直接用热成像仪或者红外测温枪扫一遍找出温度最高的那颗然后把NTC移到那个位置。别嫌麻烦这一步花十分钟能避免后面整批产品的返修。5. 功率回路与保护杂散电感和并联TVS的那些坑5.1 杂散电感是关断尖峰的元凶管子关断时漏极电流在几十纳秒内降到零这个di/dt非常高可能达到每微秒几百到上千安培。功率回路里任何一点杂散电感都会在这时候产生电压尖峰公式很朴素V_spike L_stray × di/dt。假设回路杂散电感20nHdi/dt为500A/μs尖峰就是10V叠加在48V母线上就是58V如果你选了60V耐压的管子这就已经在悬崖边上了。多管并联会让这个问题变复杂因为并联意味着更多的走线、更大的回路面积、更多的过孔杂散电感天然增加。所以并联设计里功率回路面积最小化不是一句空话而是硬指标。具体做法是采用叠层母排或者多层板的内层铺铜让正负母排走线尽可能重叠、电流方向相反这样两者的磁场互相抵消等效电感大幅降低。这一条我在改版时验证过把单层走线改成两层叠层关断尖峰从18V降到7V效果立竿见影。5.2 缓冲电路不能瞎加尖峰压不住的时候很多人第一反应是加RC缓冲电路或者并TVS。这两个手段有效但要算着用。RC缓冲的电阻电容需要根据回路电感和开关频率来匹配典型取值是电感量的特征阻抗附近随便抓一颗100nF加10Ω往往会把效率拖下来而且电阻本身发热不小。TVS和压敏电阻并联是另一条路。这里有个经常被讨论的现象TVS响应快会先于压敏电阻动作先吸收能量如果选型不当TVS先被打坏压敏电阻还没来得及发挥作用。所以要并联使用的话TVS的功率等级要和压敏电阻的能量吸收能力匹配或者干脆只用其中一种按浪涌能量算清楚。我自己在48V系统里更倾向用单颗合适规格的TVS参数选清楚不做叠罗汉可靠性反而更高。5.3 开关损耗要按最差管重新算并联之后开关损耗不是简单除以并联数。理想情况下各管均流总开关损耗按比例分摊但前面说了动态不均流最差那颗管子可能承担了1.5倍甚至2倍的瞬时电流。由于开关损耗和电流近似成正比在电压固定、开关时间固定的前提下Eon ≈ 0.5 × Vds × Id × t_on所以最差管子的开关损耗也是按电流倍数放大的。我在做损耗预算时会列一张表把导通损耗、开通损耗、关断损耗、驱动损耗、死区损耗分项算然后对每一项都乘上最差管子的分担系数最后加总验证结温是否在范围内。这个表看着繁琐但它能告诉你到底是哪一项在拖后腿——我遇到过好几次导通损耗看着很宽裕结果一算开关损耗最差管子直接超了。5.4 防反接、并联BUCK这些场景的特殊注意点防反接电路用MOS做的时候经常是单管或者双管背靠背。如果这里的管子也要并联要注意体二极管的并联效应。MOS管沟道可以双向导通反向时体二极管会先导通压降比沟道大得多。多颗管子并联时体二极管的正向压降离散会导致反向电流集中到压降最低的那颗造成局部过热。解决办法是尽量保证反向电流也走沟道也就是栅极保持开通状态或者选体二极管特性一致的管子。至于交错并联BUCK每一相内部可能是多颗MOS并联这里的设计逻辑是叠加的相内要解决均流相间要解决均流和相位。相间均流靠控制器和电流采样相内就是本文讲的这些。有一点要特别注意多相BUCK的每相开关时刻错开相与相之间的铜皮会互相耦合布局上要让各相的功率回路尽量独立别为了省面积把六颗管子的铜皮都挤在一起否则相间耦合会引起额外的振荡。6. 一个48V/120A负载开关的完整实操复盘6.1 需求与选型计算说个我最近做完的项目给一套48V锂电池系统做放电回路的主开关要求持续电流120A环境温度最高55℃允许的压降尽可能小用N沟道MOS放在低边。母线最高电压按满充54.6V算考虑关断尖峰和浪涌耐压选100V留够裕量。先算导通电阻预算。如果希望总导通损耗控制在15W以内那么总电阻要不大于15 / 120² ≈ 1.04mΩ。选一颗100V、25℃下Rds(on)典型值3.2mΩ的DFN5×6管子按结温100℃估算温度系数1.45倍得到热态电阻约4.64mΩ。六颗并联理想值约0.77mΩ考虑15%的均流偏差等效约0.89mΩ总损耗约12.8W单管平均功耗约2.1W最差管子约2.8W。这个数字用前面说的热阻链去校核壳到环境热阻按12℃/W估算最差管子结温约55 33 88℃在安全范围内留了约30℃的裕量。为什么选六颗而不是五颗五颗的理想值是0.93mΩ考虑偏差后接近1.07mΩ已经踩在损耗预算线上没有裕量而且五颗在布局上不好做对称要么一排五颗间距不均要么分成两组六颗可以排成两排三列对称性好得多。6.2 原理图和布局的落地细节原理图上六颗管子采用一对独立栅极电阻的接法每颗管串一颗22Ω开通电阻和4.7Ω加肖特基的关断路径栅极驱动用一颗专用的低边驱动芯片峰值电流能力2A以上。每颗管子的源极单独引一条细线回到驱动芯片的地引脚做开尔文参考。布局上做了三件事第一六颗管子排成2×3阵列中间是公共的漏极铜皮源极各自向外发散到公共汇流条所有支路走线等长等宽过孔数量都是8个第二正负母排用两层内层铜皮重叠走线减小回路面积第三功率铜皮用2盎司铜管子下方铺满过孔阵列直连到内层散热铜皮。整个功率回路的杂散电感用示波器配合测量估算大约在15nH左右。6.3 实测数据与波形样机做出来之后我做了三组测试。第一组是均流测试用四通道示波器加罗氏线圈测各管电流冷机开机瞬间最大偏差7.2%满载运行15分钟后偏差收敛到2.8%验证了正温度系数的自均流作用。第二组是温升测试55℃环境下满载两小时热成像显示最高温管子表面温度91℃最低85℃壳温差6℃说明热耦合做得不错。第三组是关断尖峰测试120A下关断漏源尖峰最高62V距离100V耐压有充足裕量。有一组数据值得一提我用红外热成像找到最热的那颗管子正好是位于阵列边角、离公共节点走线稍长的那一颗。把它的栅极电阻从22Ω调到18Ω、稍微加快开通之后它的温度下降了3℃与其他管子的温差缩小到3℃以内。这说明动态均流的微调是有效的也为后续布局优化提供了方向。6.4 迭代过程中踩的坑第一版样机有个坑为了省面积栅极驱动器的地直接连在公共源极铜皮上没有做开尔文。结果满载时栅极波形上出现了明显的台阶关断沿振铃加剧最差管子的温升比别人高8℃。改成独立参考线之后波形立刻干净温差收敛。第二个坑是TVS选型。第一版用了一颗功率偏小的TVS做母线钳位满载关断几百次之后TVS漏电流明显增大。后来换成能量吸收能力更高一档的型号并且把TVS尽量靠近MOS阵列的漏极节点放置缩短短路径问题解决。这个经验就是保护器件要按最坏情况下的浪涌能量选不是按稳态参数选。7. 故障速查表与那些手册不写的经验7.1 常见现象与排查路径下面这张表是我这些年陆陆续续积累的遇到问题照着查能省不少时间现象可能原因排查方法处理方向某颗管明显比其他管热均流差走线不对称或Vth偏低热成像定位测各管电流改对称布局换同批次管子满载正常工作高温箱失效热设计裕量不足最差管超温高温下测壳温和结温估算加大铜皮提高均流降额关断尖峰过高杂散电感大回路面积大测漏源电压尖峰估算di/dt叠层母排减小回路加缓冲栅极波形持续振铃栅极回路LC谐振共栅极耦合示波器看栅极波形频率独立栅极电阻加磁珠缩小回路上电瞬间就炸管线性区并联热失控驱动异常直通查Vgs波形确认工作区串源极电阻改独立控制冷机正常跑一会儿偏流加大热耦合缺失或采样点错误对比各管壳温共用散热器调整NTC位置反向电流时局部过热体二极管压降离散导致集中测反向压降保持栅极开通走沟道或换管7.2 那些手册不会告诉你的几个经验第一个经验是关于省管子的诱惑。很多人在算完电流之后会想五颗能顶住那我用四颗再加点散热。我强烈建议不要卡着边界设计因为均流偏差、温度系数、批次离散这些东西会把你精心计算的理论值吃掉百分之二三十。我在项目里通常留30%到50%的裕量最后产品的故障率会低很多。第二个经验是样机验证的节奏。不要等到整机装好再去测均流应该在第一版功率板打出来之后就用电子负载做大电流直流测试先确认静态均流和温升再去做开关测试。因为静态问题改布局的成本最低一旦整个系统集成了改一根走线都可能牵一发动全身。第三个经验是关于测量本身。普通电流钳的带宽和精度不足以看开关瞬间的电流分配想看清楚得用罗氏线圈或者高带宽的同轴分流器。测温度也一样红外热成像能看到分布但要注意发射率设置铜皮和黑色封装表面的发射率差别很大不校准会读偏十几度。我自己是两个手段互相印证热成像找位置热电偶或者NTC读具体数值。第四个经验是备件批次管理。并联的管子一旦定型后续维修和量产就锁定同一个料号仓库里不要混放不同批次的管子。如果非得换批次至少抽几颗做一次均流和温升复测确认没有明显变化再放行。这一步在很多小团队里没人管最后出了问题追溯起来特别痛苦。7.3 关于并联TVS和压敏电阻的再补充最后补一个和并联有关但容易被忽略的点母线上并联的TVS和压敏电阻它们之间的配合是有讲究的。TVS响应速度快、钳位电压低但能量吸收能力有限压敏电阻响应慢一些但能扛大能量。如果直接并联快速浪涌会先被TVS吸掉如果TVS的功率不够它自己就先坏了这就是很多人说的TVS先被打坏。稳妥的做法是算清楚浪涌能量要么单用一款能覆盖全部能量的器件要么让压敏电阻承担主要能量、TVS只做精细钳位并且确认TVS的峰值功率能覆盖它实际要吸的那部分能量。我在实际项目里更倾向简化母线钳位只留一级参数算透不搞多层并联。因为每一级并联都引入新的配合关系和失效模式可靠性和成本未必划算。当然这只是我的偏好具体还得看你的浪涌水平和成本预算。整体聊下来MOS管并联这件事的核心就是四件事静态均流靠参数一致加布局对称动态均流靠独立栅极回路和低阻抗驱动热设计靠共用散热让正温度系数替你干活功率回路靠叠层和小面积把尖峰压住。把这四条落实到位并联其实是个很稳的方案哪一条偷懒冒烟就是迟早的事。