1. 从称体重说起为什么SAR ADC需要噪声整形如果你用过那种老式的机械体重秤可能会注意到一个现象站上去之后指针会晃来晃去你得等它稳定下来才能读数。而现在的电子体重秤数字跳几下就锁定了又快又准。这个又快又准的背后其实藏着一个非常巧妙的电路设计思路跟我们今天要聊的噪声整形SAR ADC有异曲同工之妙。先把这个标题拆开来看。SAR ADC全称是逐次逼近型模数转换器它的工作方式特别像我们玩猜数字游戏——先猜一个中间值然后根据比较结果不断缩小范围最终逼近真实值。这种结构的好处是功耗低、面积小、精度中等偏上所以你在各种电子设备里都能找到它。但问题来了当工艺越来越先进、电源电压越来越低的时候SAR ADC内部那个比较器就变得越来越不靠谱了——它的噪声会直接影响转换精度。那怎么办总不能为了低噪声就把比较器做得特别大吧那样功耗和面积都上去了得不偿失。这时候噪声整形就登场了。它的核心思想特别像把噪声赶到看不见的地方去——通过一个反馈环路把比较器的噪声在频域上推到高频段然后在数字端用一个低通滤波器把它滤掉。这样一来低频段的噪声就被压得很低等效于提高了有效位数。你可能会问这不就是Sigma-Delta ADC的思路吗没错噪声整形的概念确实最早来自Sigma-Delta。但传统的Sigma-Delta ADC是过采样的需要很高的采样率才能把噪声推到高频。而噪声整形SAR ADC的巧妙之处在于它把噪声整形和SAR的逐次逼近结合起来用流水线或者环路的方式在相对较低的过采样率下也能获得不错的噪声抑制效果。提示如果你之前完全没接触过ADC可以把SAR ADC想象成一个二分查找算法而噪声整形就是给这个算法加了一个纠错反馈机制让它在有限步数内找到更接近真实值的答案。这个技术现在用得越来越多尤其是在音频采集、传感器接口、生物电信号检测这些对精度要求高但又不能太费电的场景里。比如你戴的智能手表测心率里面那颗芯片很可能就用了类似的结构。所以不管你是刚入门的电子爱好者还是做了几年模拟电路设计的工程师理解噪声整形SAR ADC的原理和设计要点都是一件很划算的事。接下来我会从最基础的概念开始一步步拆解它的工作机制、电路实现、关键参数以及在实际设计中容易踩的坑。不需要你有研究生水平的数学功底初中物理的底子加上一点耐心就能看懂。2. 逐次逼近的猜数字游戏SAR ADC到底怎么工作2.1 从天平称重理解二进制搜索要理解SAR ADC最好的类比就是天平称重。假设你有一堆砝码重量分别是1克、2克、4克、8克、16克……也就是2的幂次方。现在你要称一个未知重量的物体怎么用最少的次数称出来方法很简单先把最重的砝码放上去如果比物体重就拿下来如果比物体轻就留着然后换下一个轻一半的砝码重复这个过程。最后所有留着的砝码重量加起来就是物体的重量。这个过程就是二进制搜索也是SAR ADC的核心逻辑。在电路里砝码的角色由电容阵列CDAC来扮演。电容阵列里每个电容的容值也是按2的幂次方设计的比如1C、2C、4C、8C……通过控制每个电容是接参考电压还是接地就能在比较器输入端产生不同的电压。比较器则负责判断当前猜测值和输入信号谁大谁小。一个N位的SAR ADC需要N个时钟周期来完成一次转换。每个周期里逻辑控制电路会依次把每个电容试一遍根据比较器的输出决定这个电容是保留还是去掉。最终得到的N位二进制码就是转换结果。2.2 比较器噪声SAR ADC的阿喀琉斯之踵理想情况下SAR ADC的精度只取决于电容阵列的匹配精度和比较器的分辨率。但现实中比较器本身是有噪声的。这个噪声主要来自热噪声和闪烁噪声前者跟温度有关后者跟工艺有关。比较器噪声会带来什么问题呢假设输入信号是一个非常缓慢变化的电压理论上SAR ADC应该输出一个稳定的数字码。但由于比较器噪声的存在每次比较的结果可能会偶尔出错导致输出码在相邻两个值之间跳来跳去。这就好比你在称重的时候天平本身在微微晃动导致你每次读到的重量都不一样。更严重的是这种噪声会直接限制SAR ADC的信噪比SNR。根据理论计算一个N位理想ADC的SNR大约是6.02N1.76 dB。但如果比较器噪声太大实际SNR就会低于这个值等效于有效位数ENOB下降。比如一个12位的SAR ADC如果比较器噪声没控制好可能实际只有10位的精度。传统的解决办法是把比较器做得更大、功耗更高用面积和功耗换噪声性能。但在低功耗场景下这条路走不通。于是工程师们就想能不能不跟噪声硬碰硬而是把它引导到不影响我们的地方去这就是噪声整形的出发点。2.3 过采样与噪声整形的数学直觉在深入电路之前先建立一个数学直觉。假设比较器噪声是一个白噪声也就是说它在整个频带内均匀分布。如果我们只关心低频段的信号比如音频信号带宽20kHz那么高频段的噪声对我们来说就是垃圾。噪声整形的目标就是把这些垃圾从低频搬到高频去。怎么搬用一个反馈环路。把比较器的输出经过一个积分器再反馈回输入端形成一个高通或者带通的传递函数。对于输入信号来说这个环路是低通的信号可以顺利通过对于比较器噪声来说这个环路是高通的噪声被放大到了高频段。这个思路用一句话总结就是信号走低通噪声走高通最后在数字端一滤低频段就干净了。当然实际电路要比这个复杂得多因为SAR ADC是离散时间系统反馈环路的稳定性、时序、电容匹配都会影响最终效果。但核心思想就是这么朴素。注意噪声整形并不能消除噪声它只是改变了噪声在频域上的分布。总的噪声功率其实可能还变大了但因为大部分被推到了高频低频段的噪声密度反而降低了。3. 噪声整形SAR ADC的三种主流架构3.1 环路滤波型最接近Sigma-Delta的思路这是最直观的一种实现方式。在SAR ADC的比较器输出和CDAC之间插入一个环路滤波器通常是一个积分器。比较器的量化噪声经过积分器后被反馈到CDAC的某个电容上从而在下次转换时抵消掉一部分低频噪声。这种结构的好处是噪声整形效果明显理论上每增加一个积分器低频噪声就能多衰减20dB/decade。但代价是环路稳定性变得复杂而且积分器本身会引入额外的噪声和功耗。在实际设计中通常只用一阶或二阶环路滤波器再高就不划算了。环路滤波型SAR ADC的一个关键设计点是时序。因为SAR转换是多周期的积分器需要在每个周期内完成充放电这对时钟相位和开关时序提出了很高要求。如果时序没对齐噪声整形效果会大打折扣甚至可能引入新的谐波失真。3.2 流水线型用时间换精度的经典方案流水线型噪声整形SAR ADC把一次高精度转换拆成多个低精度阶段。比如一个12位的转换可以拆成三级每级4位。第一级完成4位转换后把残差放大传给第二级继续转换第二级再把残差传给第三级。这种结构的好处是每级只需要处理较低的精度比较器噪声的要求可以放宽。同时通过在不同级之间引入噪声整形可以把前级的噪声推到后级去处理。最终的数字输出是各级结果的组合经过数字滤波后得到高精度结果。流水线型的缺点是延迟比较大因为信号要经过多级才能输出最终结果。而且级间放大器的增益误差和噪声会直接影响线性度。所以在实际设计中级间放大器通常需要用相关双采样CDS等技术来消除失调和低频噪声。3.3 增量型适合低速高精度场景增量型噪声整形SAR ADC可以理解为过采样的SAR。它在一个转换周期内对同一个输入信号进行多次采样和转换然后把结果累加。由于每次转换的比较器噪声是随机的累加后噪声会相互抵消等效于提高了信噪比。这种结构特别适合低速高精度的场景比如温度传感器、压力传感器、生物电信号采集等。因为信号变化很慢多花点时间做多次转换完全没问题。而且增量型结构天然具有噪声整形效果不需要复杂的反馈环路设计起来相对简单。但增量型的缺点是转换速率低。如果信号变化较快多次采样之间信号本身已经变了累加就会出错。所以它不适合音频、视频这类宽带信号。架构类型噪声整形阶数典型过采样率适用场景设计复杂度环路滤波型1-2阶4-16倍音频、中速传感高流水线型1-3阶2-8倍视频、通信中高增量型1-2阶16-256倍温度、压力、生物电中4. 电路实现中的关键模块与设计陷阱4.1 CDAC电容阵列匹配比容值更重要在噪声整形SAR ADC里CDAC不仅是转换的核心还承担着反馈和噪声整形的任务。这意味着电容阵列的匹配精度比绝对容值更重要。如果电容之间的比例有偏差反馈系数就会出错噪声整形效果会变差甚至可能引起环路不稳定。在实际版图设计中通常采用共中心对称布局来提高匹配度。比如把电容阵列分成多个小单元按照ABBA的方式排列让工艺梯度的影响相互抵消。另外单位电容的面积不能太小否则随机失配会变大。根据经验单位电容的容值通常在几飞法到几十飞法之间具体取决于工艺节点和精度要求。还有一个容易被忽略的点是寄生电容。CDAC的上下极板都有寄生电容这些寄生电容会改变反馈系数影响噪声整形传递函数。所以在设计时要尽量减小走线长度必要时可以在版图上加屏蔽层。4.2 比较器噪声与速度的权衡比较器是SAR ADC里噪声的主要来源也是噪声整形的重点对象。在噪声整形架构中比较器的噪声不再需要被压到最低而是可以被推到高频。这给了设计者更大的自由度可以用更小的面积和功耗来实现比较器。但比较器的速度仍然很重要。因为噪声整形需要在一个转换周期内完成多次比较比较器的响应时间必须足够短。如果比较器太慢时序就会紧张甚至可能来不及完成所有比较周期。所以在实际设计中比较器通常采用两级结构第一级是预放大器提供增益第二级是锁存器提供快速输出。预放大器的增益不需要太高因为噪声整形的反馈环路会帮助抑制噪声。但预放大器的带宽要足够否则会引入额外的延迟。锁存器的失调也需要关注虽然噪声整形可以抑制低频失调但失调太大会占用动态范围。4.3 时序控制噪声整形的节拍器噪声整形SAR ADC的时序比普通SAR ADC复杂得多。普通SAR ADC只需要N个比较周期而噪声整形SAR ADC可能需要在每个周期里插入反馈和积分操作。如果时序设计不当噪声整形效果会大打折扣。一个常见的做法是用多相时钟来驱动不同的操作。比如在比较阶段用高频时钟在反馈阶段用低频时钟。这样可以在保证速度的同时给反馈环路足够的建立时间。另外非交叠时钟也很重要避免开关同时导通导致电荷泄漏。提示在仿真时一定要做时序验证确保所有开关的导通和关断时间都在安全范围内。我见过不少设计因为时序问题导致噪声整形完全失效最后只能重新流片。4.4 数字滤波器把噪声滤掉噪声整形把噪声推到了高频但最终输出还是需要数字滤波器把高频噪声滤掉。这个滤波器通常是一个低通滤波器截止频率略高于信号带宽。滤波器的阶数和类型会影响最终的噪声抑制效果。在实际设计中数字滤波器通常用CIC滤波器或者FIR滤波器实现。CIC滤波器结构简单不需要乘法器适合高速场景FIR滤波器灵活性高可以实现更陡峭的过渡带但需要更多的硬件资源。选择哪种滤波器取决于具体的应用需求和功耗预算。还有一个细节是滤波器系数的量化。如果系数精度不够滤波器的实际响应会偏离设计值导致噪声抑制效果变差。所以在设计时要留足够的系数位宽通常至少12位以上。5. 实测中容易踩的五个坑5.1 噪声整形变成了噪声放大这是新手最容易犯的错误。噪声整形的本质是把噪声从低频搬到高频但如果反馈环路的极性搞反了就会变成正反馈噪声不但没被搬走反而被放大了。结果就是SNR比不加噪声整形还差。排查这个问题的方法很简单先断开反馈环路测一下原始SNR然后接上反馈再测一次。如果SNR变差了说明极性反了。另外在仿真时可以用AC分析看一下环路的相位裕度确保环路是稳定的。5.2 电容失配导致谐波失真CDAC的电容失配不仅会影响噪声整形效果还会引入谐波失真。因为失配会导致反馈系数非线性输入信号越大非线性越明显。在频谱上表现为二次、三次谐波明显抬高。解决这个问题的办法有两个一是增大单位电容面积降低随机失配二是采用数字校准技术在数字端补偿电容失配。数字校准的精度可以做得很高但需要额外的校准周期和硬件资源。5.3 时钟馈通和电荷注入在开关电容电路里时钟馈通和电荷注入是两个经典问题。当时钟信号跳变时开关管的寄生电容会把时钟信号耦合到信号路径上引入误差。电荷注入则是开关管关断时沟道里的电荷会注入到采样电容上也会引入误差。在噪声整形SAR ADC里这些问题会被反馈环路放大。因为反馈环路会把误差累积起来导致输出码出现周期性波动。解决办法包括使用互补开关、** dummy开关**、以及下极板采样技术。这些技术在教科书里都有详细说明但实际效果取决于版图质量和工艺参数。5.4 电源噪声耦合噪声整形SAR ADC对电源噪声特别敏感因为电源噪声会直接调制比较器的阈值和CDAC的参考电压。如果电源抑制比不够电源上的纹波就会出现在输出频谱上表现为杂散。在实际设计中通常会给模拟部分单独供电并在片内加去耦电容。去耦电容的容值要足够大通常至少是CDAC总容值的10倍以上。另外LDO稳压器的噪声也要足够低否则会前功尽弃。5.5 数字后端干扰噪声整形SAR ADC通常和数字电路集成在同一颗芯片上。数字电路的开关噪声会通过衬底耦合到模拟部分影响比较器和CDAC的性能。这种干扰在频谱上表现为宽带噪声抬高严重时甚至会让噪声整形完全失效。解决办法包括深N阱隔离、保护环、差分信号传输、以及时钟展频技术。在版图布局上模拟部分和数字部分要尽量远离电源和地也要分开走线。如果条件允许可以在模拟部分加屏蔽层进一步降低耦合。6. 从仿真到流片一个简化的设计流程6.1 行为级建模先用理想模型验证思路在画电路图之前先用行为级模型验证噪声整形的思路是否正确。行为级模型可以用Verilog-A或者Simulink搭建里面用理想积分器、理想比较器、理想电容来模拟。这样可以快速迭代架构参数比如环路阶数、过采样率、电容比例等。行为级仿真的重点是看频谱。用FFT分析输出码的频谱确认低频噪声被抑制、高频噪声被抬高。如果频谱形状不对说明架构参数有问题需要调整。这一步不需要考虑晶体管级的非理想因素所以速度很快适合前期探索。6.2 晶体管级设计从理想走向现实行为级验证通过后就可以开始晶体管级设计了。这一步需要选择具体的工艺节点设计CDAC、比较器、积分器、时序控制等模块。每个模块都要单独仿真确认功能正确、性能达标。CDAC的仿真重点是建立时间和匹配精度。比较器的仿真重点是噪声和失调。积分器的仿真重点是增益和带宽。时序控制的仿真重点是相位关系和非交叠时间。所有模块都验证通过后再做整体仿真。6.3 版图与后仿细节决定成败版图设计是噪声整形SAR ADC最耗时的环节之一。因为电容阵列的匹配、比较器的对称性、时钟走线的等长性都会直接影响性能。在版图完成后需要提取寄生参数做后仿真确认性能没有明显下降。后仿真的重点是寄生电容和寄生电阻。CDAC的寄生电容会改变反馈系数比较器的寄生电容会降低带宽时钟走线的寄生电阻会导致延迟。如果后仿真结果和原理图仿真差距太大就需要修改版图比如缩短走线、增加屏蔽、调整电容布局等。6.4 测试与调试流片之后的开盲盒流片回来之后测试是最紧张的时刻。因为芯片内部的信号很难直接探测通常只能通过输出码来反推内部状态。测试时先测静态性能比如失调、增益误差、DNL、INL再测动态性能比如SNR、SNDR、SFDR。如果测试结果不理想就需要调试。调试的方法包括调整偏置电流、改变时钟频率、修改数字滤波器系数、甚至用FIB聚焦离子束修改电路连接。调试过程往往需要反复迭代直到性能达标。注意流片前一定要做蒙特卡洛仿真评估工艺偏差对性能的影响。我见过不少设计在典型条件下性能很好但在慢速或快速工艺角下就崩了。7. 这个技术接下来还能怎么玩噪声整形SAR ADC现在还在快速演进。一个明显的趋势是混合架构比如把噪声整形SAR和流水线型结合取长补短。另一个趋势是数字化校准用数字电路来补偿模拟电路的不足降低对模拟精度的要求。还有一个有趣的方向是时间域噪声整形。传统的噪声整形是在电压域做的但最近有研究把噪声整形搬到时间域用时间数字转换器TDC来实现。这种结构在先进工艺下可能更有优势因为时间分辨率随着工艺进步而提高而电压分辨率却越来越难做。对于刚入门的读者我的建议是先从行为级仿真入手把噪声整形的频谱看明白再逐步深入到电路级。不要一上来就啃晶体管级的论文那样容易迷失在细节里。先把为什么搞清楚再研究怎么做效率会高很多。对于有经验的工程师可以关注低功耗和高精度这两个方向的平衡。噪声整形SAR ADC的魅力就在于它提供了一个灵活的框架你可以根据应用需求调整架构参数在功耗、速度、精度之间找到最佳平衡点。这种灵活性是传统SAR ADC和Sigma-Delta ADC都不具备的。最后分享一个我在实际项目中的体会仿真和实测的差距往往比想象中大。尤其是噪声整形这种依赖反馈环路的技术版图寄生、电源耦合、数字干扰都会让性能打折扣。所以流片前一定要留足够的裕量不要卡着指标设计。宁可多花一点功耗和面积也要保证一次成功。毕竟流片的机会有限时间成本比什么都贵。