简介：这份原理图是STM32H750XBH6核心板的完整PDF设计文件，面向嵌入式硬件工程师与电子爱好者，帮助快速掌握基于Cortex-M7高性能MCU的板级设计要点。核心板集成双SDRAM构成64MB内存、双W25Q256构成64MB存储，采用6层板设计，尺寸仅29.5mm×32mm，并内置限流芯片与独立模拟基准电压源。原理图清晰绘出电源管理、LDO稳压、QSPI Flash、SDRAM、GPIO及模拟参考电压等模块的连线与引脚分配，标注了关键测试点与去耦电容布局，对理解高速PCB设计具有参考意义，可作为STM32H7系列硬件学习、外设接口验证或定制板卡开发的实用模板。压缩包共1个PDF文件，大小87KB，轻量便携，即下即用。已有3090人浏览学习，值得硬件开发者借鉴。
1. 用H750做核心板：为什么一张PDF原理图比一整段代码更值得先看
第一次拿到STM32H750XBH6这颗芯片的人，心情通常很分裂：Cortex-M7内核、480MHz主频，跑分在单片机里属于第一梯队，价格也很亲民，但一看片上Flash只有128KB，心态直接崩了——编译一个带图形库的工程就快超了。更麻烦的是，这颗芯片要想真正用起来，外部Flash扩展、内核电压引脚、启动配置这些事情一样都不能省。而一张核心板原理图PDF，正好把“这颗芯片能不能用”和“怎么抄不会翻车”之间的关键信息全压在了纸面上：电源怎么分、晶振怎么接、哪些引脚被特殊功能占掉了，全都能在原理图里找到答案。
我见过不少人手里有公版原理图却不看，上来就自己画板，结果反复在上电、复位、调试器连接这些环节翻车。如果你正准备做一块基于H750的小系统板，或者想把核心板方案并到自己的项目里，先把原理图PDF读透，比多写一百行初始化代码都值。这篇笔记就按核心板原理图最常见的几个模块，把电源、时钟、最小系统、QSPI Flash扩展和那些容易踩的坑一次讲清楚。
2. 电源与时钟电路：从PDF里读出的四路电压和两颗晶振
2.1 电源引脚全貌：VDD/VDDA/VCAP/VREF+怎么接才算规范
H750不是那种“一根USB 5V怼上去就完事”的芯片。翻开官方数据手册的引脚图，电源类的引脚占了相当大的比例，核心板原理图的第一页基本都在处理这些脚。正因为它内部有稳压器，而且模拟域、数字域、内核域要求解耦方式不同，所以抄电路的时候一定要把每一路都看清楚，少一个电容都可能造成上电后系统行为怪异。
我一般拿到核心板PDF，先找电源树那一页，按下面这张表核对接口。表格里是H750这类H7芯片最常见的电源引脚接法，不同封装引脚名略有差异，但规则是通用的：
| 电源引脚 | 推荐电压 | 典型接法 | 容易踩的坑 |
|---|---|---|---|
| VDD | 3.3V | 磁珠或0Ω电阻后接100nF+10µF去耦 | 多个VDD引脚只放一个去耦电容 |
| VDDA | 3.3V（与VDD同源时） | 经磁珠/小电阻隔离，对地1µF+100nF | VDDA与VDD直连，纹波大影响ADC |
| VCAP | 内部稳压输出（约1.2V级别） | 对地接2.2µF低ESR陶瓷电容 | 多加电容或多点接地，反而导致稳压振荡 |
| VREF+ | 3.3V或独立基准 | 接VDDA或独立基准源，就近100nF | 悬空或走线太长，ADC读数跳字 |
| VBAT | 3.3V或电池/超级电容 | 可并VDDA，或接备用电源陷阱 | 忘记接，RTC后备域掉电 |
VCAP这个引脚是H7系列最有代表性的“反直觉点”。它的作用是给内部主稳压器做输出滤波，原理图PDF里通常会标一个2.2µF电容到地，仅此而已。很多人觉得多接几个电容更稳，于是并了一颗100nF，结果上电后稳压器发生振荡，芯片电流明显偏大，程序偶尔能跑偶尔跑不了，排查大半天才发现是这里多余的一颗电容在捣乱。抄图的时候就按原图画，一个VCAP对一颗2.2µF，不要自作主张加料。
去耦电容的数量和位置也要注意。BGA或LQFP封装下，VDD引脚往往分布在好几个位置，不能只在原理图上看“有电容”就算完，还要看PCB布局上电容是否落在对应引脚的背面或就近过孔处。核心板厂家一般会在每个电源分区放4到8颗100nF，再加一颗10µF钽电容做低频储能，这个密度自己画板时不要压缩。
2.2 主晶振与RTC晶振：频率选择、负载电容和不起振排查
时钟电路在原理图上就两颗晶振，但选型和电容参数直接决定板子能不能正常启动。核心板PDF里HSE主晶振常用25MHz，这个频率对H750很有意义：一方面它进入PLL后容易分配出480MHz系统时钟，另一方面如果板子还带以太网或USB，25MHz经过分频就能得到RMII需要的50MHz参考时钟和USB的48MHz，省一颗晶振。
LSE是给RTC用的32.768kHz晶振，负载电容通常选6.8pF到12.5pF之间的型号，匹配电容按公式计算：假设晶振本身负载电容为CL，两个外部电容C1、C2串联后再与引脚寄生电容并联要等于CL。常见计算方式是C1=C2=2×CL上下浮动几皮法。实际项目里为了省事，晶振厂家给的推荐值如果写着6.8pF，就直接按6.8pF画，不要凭经验放大到22pF。
关于主晶振，最让人头疼的是“上电后芯片完全不启动”以及“系统时钟偶尔正常偶尔跑飞”这两类症状。前者常见原因是外部匹配电容和晶振负载电容差太远，导致振荡器起振困难；后者常见原因是PCB布局上晶振走线过长、旁边有高速信号干扰。核心板原理图PDF里晶振位置通常会靠近芯片引脚，并且晶振下方禁止铺铜，这些布局习惯在自己改板时要保留，不能觉得原理图一样就万事大吉。
另一个时钟细节是HSE旁路和晶振模式的选择。如果打算用外部有源时钟直接输入，原理图上PH0-OSC_IN引脚就不要再接晶振，否则两路时钟互相打架。核心板PDF一般默认晶振模式，并保留一个0Ω电阻位用于切换旁路输入，用不到可以不管，但别把那个0Ω电阻当普通跳线随便短接。
3. 最小系统三件套：复位、启动配置与SWD调试接口
3.1 复位电路：10k上拉+100nF对地，以及调试器连不上时要查的第一个地方
H750的NRST引脚内部有上拉，理论上不接外部电阻也能工作，但核心板原理图普遍还是会画一个10kΩ上拉电阻到3.3V，同时接一颗100nF电容到地。这个RC组合的作用是让复位信号在上电瞬间拉低一段时间，保证电源稳定后芯片才开始执行启动流程。电容值不要随便加大，有人为了让复位更“可靠”，把100nF改成1µF，结果上电后NRST电压爬升特别慢，调试器在同步阶段反复握手失败，反而把系统搞成类似“半睡半醒”的状态。
调试器连不上这个问题，十个里有八个和复位电路有关。现象通常是：点击连接后调试器报错，提示无法建立同步或目标未响应，但板子的电源指示灯是亮的。这时候先不要怀疑芯片坏了，拿示波器看NRST引脚上电波形，如果发现电压上升沿很缓，甚至稳定后还有毛刺，先把复位电容换回100nF再测。更讲究的做法是加一颗专用复位芯片，核心板PDF上有时会在复位脚旁边预留一个三脚芯片位，不用也可以，直接用RC复位。
我自己的习惯是：NRST上拉电阻10kΩ不动，复位电容100nF不动，调试接口的NRST线作为备用信号引出，不做任何串阻。这样做的原因是调试器可以通过NRST控制目标复位，串了电阻会影响快速复位时序。很多公版图里就是这么画的，照着抄最省心。
3.2 启动配置：BOOT0和PB2的两种处理方式
H750的启动模式由BOOT0引脚以及作为BOOT1来源的PB2引脚共同决定，原理图设计时通常把这两个引脚的处理方式分成两类：固定模式和可配置模式。
固定模式最简单：BOOT0通过10kΩ电阻下拉到地，PB2通过10kΩ电阻下拉到地，让芯片每次上电都从用户Flash区域启动。这种做法的好处是引脚电平不会受外部干扰，缺点是以后想进系统Bootloader升级固件时得飞线。所以很多核心板会在BOOT0和PB2旁边各留一个2.54mm排针或焊盘，不焊跳线帽就是正常运行，短接后就是另一套启动配置。图里给出对照关系：
| BOOT0电平 | PB2(BOOT1) | 启动位置 | 典型用途 |
|---|---|---|---|
| 0 | 任意 | 根据选项字节决定，一般从主Flash区启动 | 正常运行 |
| 1 | 0 | 系统存储器Bootloader | 串口/USB升级固件 |
| 1 | 1 | 进入SRAM启动 | 调试临时代码 |
项目里如果程序放在外部QSPI Flash里跑，启动流程并不是靠BOOT0引脚直接完成的，而是先由内部固化代码或引导程序完成QSPI初始化，再跳转到0x90000000地址执行。核心板原理图里BOOT0固定拉低是正常的，不要因为看到外部Flash启动就想着改BOOT0，真正决定启动介质的是选项字节里的配置。
PB2这里有一个非常常见的低级错误：原理图上把PB2当普通GPIO接了LED或按键，结果系统复位时引脚电平不确定，导致芯片偶尔进入错误启动模式。H750的多路复用功能里PB2同时是BOOT1来源，不是所有引脚都能随便复用，画原理图时凡是被启动逻辑占用的引脚，要么悬空、要么用电阻固定电平，不要接其他外设。
3.3 SWD接口：四线还是五线，以及串电阻的坑
SWD是H750核心板调试接口的主流选择，原理图里常见的接法有两种：四线制（SWDIO、SWCLK、GND、3.3V）和五线制（再加上NRST），有些板子还会引出SWO用于跟踪输出。四线制已经能满足日常下载和调试，但五线制在“目标跑飞后无法同步”时多一个硬件复位手段，所以我画板子会优先保留NRST。
SWDIO和SWCLK是否串电阻，是很多人在调试接口上踩过的小坑。串电阻的目的是防干扰和过流保护，但SWCLK上如果串了1kΩ以上的电阻，高速调试时会直接导致时序失真，下载速度上不去，偶尔还会出现“校验失败”的报错。核心板PDF里如果看到串阻，通常取值330Ω左右，这个值既能保护引脚又不至于影响时序。如果调试器线缆很短，也可以完全不串，直接用调试器内部的上拉/下拉。
| 接口信号 | 方向 | 推荐接法 | 说明 |
|---|---|---|---|
| 3.3V | 输出 | 直接引出 | 给调试器做电平参考 |
| SWDIO | 双向 | 串330Ω或直连 | 并联上拉可有可无 |
| SWCLK | 输入 | 串330Ω或直连 | 串大电阻会限制SWD速率 |
| NRST | 输入 | 直连 | 可选，用于复位目标 |
| GND | 公共地 | 必须接 | 不接地调试必失败 |
另外值得说一句的是，H750在调试接口旁边往往还有一颗boot模式控制引脚，原理图上如果它被复用为GPIO，调试时一旦该死循环卡在启动状态，常见的调试器就很难再抢到控制权。这个时候五线制里的NRST就起作用了：先拉低NRST再发起连接，能把芯片从死循环里拽出来。这个操作算不上玄学，但确实能救急。
4. 外设与扩展电路：QSPI Flash、USB、以太网在原理图上的取舍
4.1 QSPI外接Flash：为什么H750的核心板几乎都外挂一颗大容量Flash
128KB片上Flash是H750方案绕不开的话题，而QSPI接口外接Flash是利用率最高的应对方式。核心板原理图标准配置几乎都包含一颗2MB到16MB的SPI NOR Flash，容量大小根据应用选，接法固定：芯片的片选、时钟、MOSI/MISO（或四线IO0~IO3）分别连到H750的QUADSPI专用引脚，Flash的供电直接接3.3V，WP脚和HOLD脚通过10kΩ上拉到3.3V。这个上拉不能省，否则Flash进入写保护或HOLD状态时读不出来，排查时容易误判为焊接问题。
QSPI和普通SPI的最大区别在内存映射模式。配置好之后，外部Flash会被直接映射到0x90000000地址段，CPU可以用普通指针读取，和读内部Flash一样。代码段可以整个放在外部Flash里，实现XIP直接执行。这个特性是H750做大型应用的基石，所以核心板原理图上QSPI引脚的分配比很多普通GPIO都讲究，通常会避开和调试接口冲突的引脚。
下面是一段在H750上把QSPI Flash切换进内存映射模式的简化代码，基于原厂HAL库实现。第一步先发一个Fast Read命令把状态切到映射前模式，第二步使能内存映射模式：
QSPI_CommandTypeDef sCmd; sCmd.Instruction = 0xEB; /* 4线Fast Read指令 */ sCmd.InstructionMode = QSPI_INSTRUCTION_1_LINE; /* 指令阶段用单线 */ sCmd.AddressMode = QSPI_ADDRESS_1_LINE; /* 地址阶段单线传输 */ sCmd.AddressSize = QSPI_ADDRESS_24_BITS; /* 常见Flash地址为3字节 */ sCmd.DataMode = QSPI_DATA_4_LINE; /* 数据阶段走4线 */ sCmd.DummyCycles = 6; /* Fast Read需要6个dummy周期 */ sCmd.NbData = 1; /* 发送命令，让Flash进入支持映射读的状态 */ HAL_QSPI_Command(&hqspi, &sCmd, HAL_QSPI_TIMEOUT_DEFAULT_VALUE); /* 开启内存映射模式，之后直接读0x90000000即可 */ HAL_QSPI_EnableMemoryMappedMode(&hqspi, QSPI_MASK_OFF, QSPI_SIZE_8BYTES);逻辑说明：0xEB是四线Fast Read指令，大多数通用NOR Flash都支持；dummy cycles设为6是这类指令的通用要求，取值不对会导致读出来的数据整体错位。HAL_QSPI_Command负责把指令、地址、时序参数下发，HAL_QSPI_EnableMemoryMappedMode则把后续的读操作交给控制器硬件完成，CPU不再需要逐条发命令。
接入映射模式后，验证是否成功有个很直接的土办法：读0x90000000地址的前4个字节，如果值是Flash中实际烧录内容的开头，说明映射成功；如果全是0xFF，先检查接线和焊接，再检查引脚复用配置。另外，内存映射模式下外部Flash不支持写操作，要写Flash必须先退出映射模式，这也是开发时经常出现“读得好好的，一写就崩”的原因。
4.2 USB与以太网：差分布线、阻抗和PHY时钟的典型接法
H750内置USB OTG控制器，其中全速PHY是内部的，不需要外挂收发器，原理图相对简单得多。USB的DP、DM两根线直接从芯片引脚引出，经过串联电阻后接到USB座子。串联电阻的用途是抑制信号振铃，典型值是22Ω，放在靠近芯片一侧。座子如果是Type-C，作为设备使用时CC1和CC2各接一颗5.1kΩ下拉电阻到地，这是设备模式识别的标准做法。
差分信号线的PCB要求可以在原理图上看到端倪。DP和DM要保持等长，间距尽量靠近，最好在两侧包地，避免被其他高速信号穿越。很多人用杜邦线飞线调试USB，能枚举但传输不稳定，多半是阻抗不连续导致信号质量差。核心板PDF一般会在USB引脚旁边标注“差分对”字样，layout时要把这对线当差分信号对待，不能当普通IO随意走线。
以太网部分要复杂一些。H750内置的是MAC，不包含PHY，所以核心板要么外接一颗PHY芯片，要么把MAC的RMII接口排针引出。RMII需要TXD0、TXD1、TX_EN、RXD0、RXD1、CRS_DV、MDC、MDIO这8根信号线，再加上一颗50MHz参考时钟。参考时钟的来源有两种做法：一种由主控的MCO输出提供，另一种由PHY芯片自己产生。使用MCO方案时，原理图上25MHz主晶振是前提，MCO输出引脚到PHY的REF_CLK走线要尽量短。
原理图设计时最容易忽略的还有PHY的地址引脚和中断引脚。PHY地址通常由硬件引脚上的上下拉电阻决定，如果核心板PDF上已经固定，自己改板时不要乱动。中断引脚可以接任意GPIO，但要避开已经被调试接口和启动引脚占用的位置，否则后续驱动调试会非常痛苦。
4.3 细节电路：ADC基准、LED与调试串口的引脚避让
核心板原理图除了主功能模块，还有一些容易被忽略的细节电路，它们看似简单，实际上决定了调试体验和数据精度。ADC基准就是其中之一。H750的ADC是16位分辨率，VREF+引脚如果直接接VDDA，那么VDDA上的纹波会直接被ADC采进结果里。所以追求采集精度时，VREF+不要和VDDA共用一根粗线，最好单独引一路低噪声源，并在靠近引脚处放100nF和10µF电容。原理图PDF里通常会在VREF+旁边标注参考电压来源，抄板时这里不要为了省事直接短接。
LED电路的作用不是照明，是调试状态指示灯。选引脚时要避开几类特殊引脚：PH0和PH1作为HSE的晶振引脚，正常情况下绝不能被LED占用；PB2是BOOT1来源，前面已经强调过；PA13和PA14是SWDIO和SWCLK的AF功能引脚，虽然可以复用，但接了LED后每次进入调试器连接，LED会跟着闪，容易让人误以为电路有问题。一般核心板会把LED安排在PB0、PB1、PG6这类不涉及特殊功能的IO上，并且串330Ω到1kΩ电阻限流，电流控制在2mA到5mA之间。
调试串口是另一项被低估的设计。核心板原理图通常至少引出一路USART，用跳线或排针形式留出来，建议选择与SWD不冲突的引脚组合。调试串口初期可能不觉得重要，等程序跑飞又要打印调用栈时，就知道这个预留口有多关键。我见过不少自画板的人把串口引脚挪去接了传感器，结果后续每次调试都要飞线，后悔药是真的难买。
5. 避坑：H750核心板原理图常见翻车点与排查思路
5.1 VCAP引脚画错，上电电流直接超标
现象：新板焊好后上电，电源指示灯正常，但总电流比预期大了几十毫安，芯片外壳有明显温升，程序偶尔能跑，跑一会儿又死机。
原因：VCAP引脚处理错误。H7内部稳压器的输出滤波电容要求低ESR、容量准确，常见是2.2µF。有人在旁边并了100nF或改用大容量电解电容，破坏了稳压环路，导致内核电压纹波偏大。
解决：对照核心板PDF的VCAP网络，只保留一颗陶瓷电容，位置尽量靠近引脚。如果板上已经画了多个电容位，用0Ω或直接不贴多余那颗。排查时可以用示波器测量VCAP对地电压波形，正常应该稳定在1.2V级别，如果看到明显振荡或噪声，基本就是这里的问题。
5.2 PB2被当成普通IO，系统偶尔进入Bootloader
现象：板子正常运行三天两头没问题，但一旦按了复位键，或者电源抖动一下，程序就卡在启动阶段不跑，必须再按一次复位才恢复。
原因：PB2作为BOOT1来源，复位瞬间电平被外部电路拉高，芯片认为进入了SRAM启动或系统Bootloader模式。
解决：把PB2从LED、按键等外设上摘下来，用10kΩ电阻下拉到地。如果核心板PDF上保留跳线帽，检查跳线帽是否误插。这个坑很隐蔽，因为大多数时间PB2的电平并不会影响运行，只有复位瞬间才被采样一次，属于典型的偶发性故障。
5.3 QSPI引脚挑了普通GPIO，内存映射模式读全FF
现象：Flash能通过普通SPI读写操作正常通信，但开启内存映射模式后读0x90000000地址全是0xFF，换了几颗Flash芯片都一样。
原因：QUADSPI引脚的复用功能配置错误，或者选择了该芯片封装上不支持QUADSPI功能的GPIO。部分引脚在表里虽然有QUADSPI复用编号，但实际BGA封装下内部连接路径受限。
解决：严格按数据手册的复用功能表选引脚，不要“看起来像”就接。对比核心板原理图，看它把QSPI放在了哪组引脚上，自己改板时最稳妥的做法是复用同一组引脚，不要自行更换。另外确认HAL库的GPIO初始化里AF值确实配置成了QUADSPI对应的复用编号，这个数字填错时编译不报错，但硬件完全不工作。
5.4 复位电容太大，调试器握手失败
现象：新板接上调试器后，软件提示无法连接目标芯片，但用万用表量3.3V正常，芯片也没有发热。
原因：复位电容被人为从100nF加大到1µF以上，NRST引脚的电压上升沿太缓，调试器在初始化阶段无法可靠复位目标内核，握手超时。
解决：把复位电容恢复为100nF，并在调试器连接时勾选连接界面里的复位选项。如果电容没改但还是时好时坏，量一下NRST在上电瞬间的波形，正常的RC充电曲线应该在中途没有明显台阶和毛刺。
5.5 VREF+悬空，ADC采集数据像抽风
现象：ADC采集到的电压值随着系统负载变化大幅漂移，比如跑一个Wi-Fi任务时采集值突然跳几百个LSB，怎么滤波都没用。
原因：VREF+引脚悬空，或通过一根很细的走线接到VDDA但中间没有滤波电容，导致基准电压跟随数字电路噪声波动。H750的ADC分辨率高，对基准电压的稳定性非常敏感。
解决：核心板原理图上VREF+通常直接接3.3V并就近放100nF电容，这是最低要求。需要高精度采集时，在VREF+前面加一颗低噪声LDO或基准源，ADC参考电压与数字电源完全隔离。注意VREF+的电压不要超过VDDA，否则芯片内部模拟开关可能进入不正常状态。
6. 从PDF到自己的板：抄图、改板与上电验证的具体习惯
拿到一份H750核心板原理图PDF，建议按固定顺序读三遍。第一遍只读电源树，把输入接口、DCDC或LDO分成了哪几路、每一路供到哪些引脚画成简图；第二遍清点特殊引脚，VCAP、BOOT0、PB2、NRST、PH0、PH1这些位置单独标记；第三遍才看外设，确认QSPI、USB、以太网用的引脚和你的功能设计是否冲突。顺序反了的话，往往会被外设吸引注意力，忽略掉最基础但致命的电源问题。
改板时有一个习惯值得坚持：不要删掉核心板上的调试接口之外的第二路串口或预留GPIO。这些看似多余的排针，在整机联调阶段经常变成救命通道。某次调试模拟项目X时，因为主工作串口被外设占用，剩的一路空闲串口被我临时接出来打日志，十分钟就定位了一个时序问题，如果没有它可能还要盲调一整天。
上电验证按三个阶段走。先不焊芯片，只焊电源部分，测量各路输出和VCAP对地电容两端电压，确认没有短路和明显压降。再焊上芯片和最小系统，接调试器读芯片UID，能读到说明SWD链路没问题。最后焊QSPI Flash、USB等外设，用映射模式读取Flash内容验证通信。每一步都通过特定方法验证，尽量不要跨阶段冒进，芯片上电异常时排查范围会大很多。
最后说个真实习惯：每次改完原理图，我都会把复位电容、VCAP电容、BOOT电阻这三个元件参数再核对一遍。它们数量少、位置显眼，但出问题的概率最高。希望这篇笔记里的排查思路，能帮你少走几段弯路，也把这颗H750真正用稳。
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