简介：本资源是一套基于Xilinx ZYNQ平台的PL与PS协同通信实战工程，面向FPGA嵌入式开发初学者及进阶工程师，聚焦解决异构系统中可编程逻辑与ARM处理器间高效数据交互、以及通过以太网TCP协议将采集/处理数据稳定回传至上位机的核心问题。压缩包为ZIP格式，共含多个关键工程文件，包括Vivado硬件设计（.xci/.bd）、Vitis软件工程（含LWIP TCP服务端代码）、AXI总线接口模块（Verilog）、MAC驱动与DMA配置文件等，整体大小56.6MB，结构完整，覆盖从PL侧以太网物理层到PS侧网络协议栈的全链路实现。已有10874人学习下载，提供可直接编译运行的参考设计、清晰的AXI通信时序说明、TCP连接状态管理逻辑及典型调试抓包分析思路，助读者快速掌握ZYNQ软硬协同开发的关键路径与常见瓶颈应对方法。
1. ZYNQ PL与PS端通信：不是“连上线就完事”，而是要让FPGA逻辑块（PL）和ARM处理器（PS）在TCP网口上真正“说同一种话”
你手头有一块ZYNQ开发板，PL端跑着ADC采样、FFT加速或图像预处理逻辑，PS端跑着Linux系统，上位机在另一台PC上等着收实时数据——但TCP连接一建立，上位机收到的全是乱码，Wireshark里看到包在发，netstat显示ESTABLISHED，dmesg却没报错，/proc/interrupts里PL-PS中断计数纹丝不动。这不是网线松了，也不是IP配错了，而是ZYNQ里最常被跳过的底层契约：PL与PS之间没有共享内存映射、没有中断同步机制、没有DMA缓冲区对齐，TCP协议栈再健壮，也喂不饱一个“饿着肚子”的硬件通道。本资源是一套经过实测的完整通信链路实现，覆盖从PL侧AXI-Stream到AXI-GP的桥接配置、PS端Linux驱动（UIO+轮询/中断双模式）、用户态socket服务（支持多客户端、断线重连、帧头校验），以及配套的上位机Python接收器（含时间戳对齐、丢包检测、环形缓冲回放）。适合正在做实时信号采集、嵌入式视觉传输、工业传感器网关的FPGA工程师和嵌入式Linux开发者，尤其适合那些已经能点亮LED、却卡在“PL算完了，PS收不到”这一关的人。
2. 硬件层打通：AXI总线桥接与中断路由是PL-PS通信的“地基”，绕不开，也糊弄不过去
ZYNQ的PL与PS不是靠网线连的，而是靠片内AXI总线。TCP协议栈运行在PS的Linux内核里，它无法直接读写PL的寄存器或FIFO；PL产生的数据必须先“摆渡”到PS可访问的地址空间，这个摆渡过程就是AXI桥接的核心任务。本资源采用AXI-Stream to AXI-Lite + AXI-GP双桥方案，而非简单用AXI-DMA——因为DMA适合大块搬运，而实时传感场景更需要低延迟、可控粒度的数据触发（比如每1024点触发一次上传）。下面分三步拆解关键配置。
2.1 PL侧AXI-Stream到AXI-Lite桥：把流式数据转成可读写的寄存器组
PL逻辑输出的是AXI-Stream数据流（tdata,tvalid,tready），但PS端Linux驱动需要通过mmap()访问一组控制/状态寄存器（如DATA_READY,FRAME_LENGTH,INT_PENDING）。因此必须插入AXI-Stream to AXI-Lite桥（Vivado IP Catalog → AXI Infrastructure → AXI Stream to AXI Lite Register Bridge）。关键参数设置如下：
# Vivado Tcl脚本片段：配置AXI-Stream to AXI-Lite桥 create_ip -name axi_stream_to_axi_lite_register_bridge -vendor xilinx.com -library ip -version 1.0 -module_name axi_stream_to_axi_lite_0 set_property -dict [list \ CONFIG.C_S_AXI_DATA_WIDTH {32} \ CONFIG.C_M_AXI_DATA_WIDTH {32} \ CONFIG.C_NUM_REGISTERS {8} \ CONFIG.C_INCLUDE_INTERRUPT {1} \ ] [get_ips axi_stream_to_axi_lite_0]提示：
C_NUM_REGISTERS设为8，对应8个32位寄存器：0x00（数据有效标志）、0x04（帧长度）、0x08（数据起始地址偏移）、0x0C（中断使能）、0x10（中断状态清零）、0x14（PL侧时钟周期计数高32位）、0x18（低32位）、0x1C（保留）。这些地址在PS端驱动中硬编码映射，避免每次生成bitstream后重新查地址。
该桥将AXI-Stream的TVALID/TREADY握手转换为AXI-Lite的AWADDR/WDATA/WVALID写事务，并在TVALID && TREADY为高时，自动将当前TDATA写入指定寄存器（由PL逻辑通过TUSER字段指示目标地址）。PL侧Verilog需严格遵循此协议：tuser[2:0]编码寄存器索引，tdata[31:0]为写入值。
2.2 PS端AXI-GP接口配置：让Linux能“看见”PL的寄存器空间
AXI-Lite桥输出的是AXI-Lite总线，必须挂接到PS端的AXI GP（General Purpose）接口才能被Linux访问。在Vivado Block Design中，将桥的s_axi_lite端口连接到processing_system7_0的S_AXI_GP0（或GP1，取决于你预留的接口）。关键在于PS端地址映射——必须在Address Editor中为该桥分配独立的地址段，且不能与PS自带外设（如UART、GPIO）冲突。
| 地址范围（32位） | 大小 | 用途 | 是否Cacheable |
|---|---|---|---|
0x43C0_0000 | 4KB | AXI-Stream to AXI-Lite桥 | 否 |
0x43C0_1000 | 64KB | 可选：AXI-DMA缓冲区 | 是（仅当启用DMA） |
注意：
0x43C0_0000是Xilinx官方推荐的PL外设起始地址（0x43C0_0000~0x43FF_FFFF），Linux内核启动时会将其识别为/sys/devices/platform/amba/amba_pl@0/下的设备。若此处地址填错，PS端cat /proc/iomem将看不到该段，后续所有驱动操作均无效。
2.3 中断路由：PL触发事件必须“敲开”PS的门，而不是在门外喊
PL侧产生数据就绪信号（如data_ready_pulse），需通过axi_intc（AXI Interrupt Controller）路由到PS的IRQ_F2P中断线。本资源采用单中断源设计：PL逻辑在每帧数据准备好后，拉高axi_intc_0的intr[0]输入1个时钟周期，axi_intc_0将其聚合为irq信号，连接至processing_system7_0的IRQ_F2P[0:0]。Vivado中必须勾选Enable IRQ output并设置IRQ type为Edge triggered（边沿触发），否则Linux中断子系统无法捕获。
在PS端Linux设备树（.dts）中，需显式声明该中断：
pl_interrupt: pl-interrupt@43c00000 { compatible = "xlnx,pl-interrupt"; reg = <0x43c00000 0x1000>; interrupts = <0 59 4>; // IRQ_F2P[0]对应GIC IRQ 59，type=4（IRQ_TYPE_LEVEL_HIGH） interrupt-parent = <&gic>; status = "okay"; };关键点：
interrupts = <0 59 4>中，59是ZYNQ7000系列GIC中IRQ_F2P[0]的固定中断号（非自定义），4表示电平触发（Level High）。若误写为1（上升沿），则中断可能丢失——因为PL脉冲宽度往往短于PS中断响应延迟。
3. 驱动层实现：UIO框架比自写内核模块更稳，但必须补全轮询+中断双模式
Linux下访问PL寄存器有两条路：一是写传统内核模块（insmod加载），二是用UIO（Userspace I/O）框架，将设备暴露给用户态。本资源选用UIO，原因很实际：调试时无需反复编译内核、不会因驱动bug导致系统panic、便于与Python上位机进程共享内存。但UIO默认只提供内存映射和中断等待，缺少对“数据就绪-读取-清中断”闭环的封装，因此我们扩展了一个轻量级UIO驱动（pl_tcp_uio.c），并配套用户态服务程序。
3.1 UIO设备注册：让内核承认PL外设是一个“合法公民”
在PS端Linux系统中，需将PL外设注册为UIO设备。这通过修改设备树（.dts）并编译内核完成。核心节点如下：
pl_uio: pl-uio@43c00000 { compatible = "generic-uio"; reg = <0x43c00000 0x1000>; interrupts = <0 59 4>; interrupt-parent = <&gic>; status = "okay"; };编译内核后，启动时dmesg | grep uio应输出：
[ 1.234567] UIO platform driver initialized [ 1.234589] pl_uio: irq 59, mapped at (ptrval)此时/dev/uio0设备文件生成，ls -l /sys/class/uio/uio0/device/可确认resource0指向0x43c00000地址段。
3.2 用户态服务程序：用poll()监听中断，用mmap()读写寄存器
驱动逻辑下沉到用户态，主循环采用poll()系统调用等待UIO中断，避免忙等耗CPU。关键代码如下（pl_tcp_service.c）：
#include <stdio.h> #include <stdlib.h> #include <fcntl.h> #include <sys/mman.h> #include <sys/poll.h> #include <unistd.h> #define MAP_SIZE 0x1000 #define REG_DATA_READY 0x00 #define REG_FRAME_LEN 0x04 #define REG_INT_CLEAR 0x10 int main() { int uio_fd = open("/dev/uio0", O_RDWR); void *map_base = mmap(NULL, MAP_SIZE, PROT_READ|PROT_WRITE, MAP_SHARED, uio_fd, 0); struct pollfd pfd; pfd.fd = uio_fd; pfd.events = POLLIN; while(1) { int ret = poll(&pfd, 1, 1000); // 1秒超时 if (ret > 0 && (pfd.revents & POLLIN)) { // 中断触发：读取数据就绪标志 uint32_t ready = *(volatile uint32_t*)(map_base + REG_DATA_READY); if (ready) { uint32_t len = *(volatile uint32_t*)(map_base + REG_FRAME_LEN); // 此处调用TCP发送函数，将PL数据发往上位机 send_tcp_frame(map_base, len); // 清中断：向REG_INT_CLEAR写1 *(volatile uint32_t*)(map_base + REG_INT_CLEAR) = 1; } } } return 0; }参数说明：
poll()的timeout=1000毫秒是经验值——太短（如10ms）会导致频繁系统调用，太长（如5000ms）则增加端到端延迟。send_tcp_frame()是封装好的TCP socket发送函数，内部使用send()系统调用，带MSG_NOSIGNAL标志防止SIGPIPE中断服务。
3.3 轮询模式备选：当中断不可靠时，“主动问”比“等人喊”更可靠
某些PL逻辑时序紧张，或ZYNQ PS端负载高导致中断延迟抖动大（>10ms），此时轮询更稳妥。本资源提供编译开关#define POLLING_MODE，启用后主循环改为：
while(1) { uint32_t ready = *(volatile uint32_t*)(map_base + REG_DATA_READY); if (ready) { uint32_t len = *(volatile uint32_t*)(map_base + REG_FRAME_LEN); send_tcp_frame(map_base, len); *(volatile uint32_t*)(map_base + REG_INT_CLEAR) = 1; // 仍需清中断寄存器 } usleep(100); // 100微秒间隔，平衡延迟与CPU占用 }血泪经验：某次现场调试发现，PL侧ADC采样率1MHz，每1024点打包一帧，理论帧间隔1.024ms。中断模式下，
poll()平均响应延迟1.8ms，导致上位机接收速率不足；切换轮询（usleep(50)）后，延迟稳定在0.07ms，吞吐达标。轮询不是退化，而是对确定性要求的尊重。
4. TCP服务与上位机：socket选项调优决定实时性，帧结构设计决定鲁棒性
PL-PS通了，PS到上位机的TCP链路才是最终瓶颈。默认Linux socket参数面向网页浏览优化，对实时数据流是灾难：Nagle算法合并小包、TCP延迟ACK、接收缓冲区过小……本资源的服务端（PS）和客户端（上位机）均进行深度调优，并定义二进制帧格式，杜绝粘包与错位。
4.1 PS端TCP服务：禁用Nagle，增大缓冲区，启用SO_KEEPALIVE
服务端socket创建后，必须设置以下选项（tcp_server.c）：
int sock = socket(AF_INET, SOCK_STREAM, 0); // 禁用Nagle算法：每个write()立即发包，不等待ACK或满MSS int flag = 1; setsockopt(sock, IPPROTO_TCP, TCP_NODELAY, (char *)&flag, sizeof(int)); // 增大发送缓冲区至1MB，适应突发数据 int sndbuf = 1024*1024; setsockopt(sock, SOL_SOCKET, SO_SNDBUF, (char *)&sndbuf, sizeof(int)); // 启用保活，2小时无数据则探测连接 int keepalive = 1; setsockopt(sock, SOL_SOCKET, SO_KEEPALIVE, (char *)&keepalive, sizeof(int));为什么必须禁用Nagle？PL侧每帧数据通常<4KB（如1024×16bit=2KB），若开启Nagle，socket会等待下一个
write()或ACK到达才发包，导致端到端延迟从0.1ms飙升至200ms以上。这是ZYNQ TCP项目中最隐蔽的性能杀手。
4.2 二进制帧结构：4字节魔数+4字节长度+数据体，拒绝文本协议玄学
上位机不能依赖\n或\0分隔帧，必须用定长头部。本资源定义帧格式如下：
| 字段 | 长度 | 说明 |
|---|---|---|
| Magic Number | 4B | 固定值0x5A5A5A5A，防同步丢失 |
| Payload Len | 4B | 数据体长度（小端序），不含头部 |
| Payload | N B | PL侧原始数据，按uint16_t数组排列 |
接收端（上位机Python）解析逻辑：
import socket import struct def recv_full(sock, n): """可靠接收n字节""" data = b'' while len(data) < n: chunk = sock.recv(n - len(data)) if not chunk: raise ConnectionError("Connection closed") data += chunk return data sock = socket.socket(socket.AF_INET, socket.SOCK_STREAM) sock.connect(('192.168.1.10', 8080)) while True: # 先收8字节头部 header = recv_full(sock, 8) magic, plen = struct.unpack('<II', header) # 小端序 if magic != 0x5A5A5A5A: print(f"Invalid magic: {hex(magic)}, resync...") continue # 丢弃，重新找魔数 # 再收plen字节数据体 payload = recv_full(sock, plen) # 处理payload，例如：samples = np.frombuffer(payload, dtype=np.uint16)关键点：
struct.unpack('<II', ...)中的<明确指定小端序，与ZYNQ ARM Cortex-A9/A53的LE模式一致。若用默认@（native），在x86上位机可能出错。
4.3 上位机接收优化：环形缓冲区+时间戳对齐，应对网络抖动
上位机Python进程需处理两个问题：1）recv()阻塞导致主线程卡死；2）网络延迟抖动导致数据时间戳错乱。本资源采用threading.Thread+queue.Queue解耦接收与处理，并在每帧数据前插入PC时间戳（time.time_ns()）：
import time from queue import Queue import threading recv_queue = Queue(maxsize=100) # 最多缓存100帧 def recv_thread(): while True: header = recv_full(sock, 8) magic, plen = struct.unpack('<II', header) if magic != 0x5A5A5A5A: continue payload = recv_full(sock, plen) # 打包：(接收时间戳, 帧数据) recv_queue.put((time.time_ns(), payload)) threading.Thread(target=recv_thread, daemon=True).start() # 主线程从队列取数据，做FFT或绘图 while True: try: ts_ns, payload = recv_queue.get(timeout=1) samples = np.frombuffer(payload, dtype=np.uint16) # 此处ts_ns即为该帧到达PC的绝对时间，可用于计算PL侧实际采样率 except: pass技巧：
time.time_ns()返回纳秒级时间戳，精度远高于time.time()（微秒级），能分辨出ZYNQ PL侧10ns级的时钟偏差，为后期相位校准留出余量。
5. 避坑指南：ZYNQ PL-PS TCP通信的五个经典翻车现场与自救方案
ZYNQ通信项目里，80%的问题不是代码写错，而是环境、时序、配置的隐性冲突。以下是本资源实测中踩过的五个典型坑，每一条都附带现象、根因和可立即执行的验证步骤。
5.1 现象：dmesg无报错，/dev/uio0存在，但mmap()返回MAP_FAILED
原因：PL bitstream未加载，或加载后AXI GP接口未使能。ZYNQ启动流程中，FSBL（First Stage Boot Loader）和U-Boot需正确加载PL bitstream（.bit文件），且U-Boot环境变量fpga_load需指向有效路径。若bitstream未加载，AXI总线对该地址段无响应，mmap()失败。
解决：
- 在U-Boot命令行执行
fpga load 0 ${bit_addr} ${bit_size}（bit_addr为bitstream在内存地址，如0x20000000）； - 启动Linux后，执行
cat /sys/class/fpga_manager/fpga0/state，输出应为operating； - 若仍失败，检查Vivado生成的
system_top.hdf是否与U-Boot编译时使用的HDF一致（CONFIG_XILINX_ZYNQMP_HDF_PATH）。
5.2 现象：TCP连接成功，上位机recv()收到数据，但内容全为0x00或随机值
原因：PL侧AXI-Stream数据未正确驱动TVALID，或TREADY未被PS侧桥接IP拉高，导致数据流停滞。常见于PL逻辑中TVALID未与采样时钟同步，或TREADY反馈路径存在组合逻辑毛刺。
解决：
- 用Vivado ILA抓取PL侧
axis_tvalid,axis_tready,axis_tdata波形，确认TVALID && TREADY持续为高； - 检查AXI-Stream to AXI-Lite桥的
m_axi_awready信号，在Vivado仿真中确认其在写事务期间为高； - 在PL Verilog中，强制将
TREADY置1（assign axis_tready = 1'b1;），若此时上位机数据正常，则问题在TREADY握手逻辑。
5.3 现象：中断偶尔触发，但poll()返回后读REG_DATA_READY始终为0
原因：中断状态寄存器未及时清零，导致GIC认为中断仍在挂起，不再投递新中断。本资源中REG_INT_CLEAR寄存器需在每次中断服务中写1，但若PL侧逻辑未同步更新REG_DATA_READY（如写入后未等待时钟周期），则PS读到旧值。
解决：
- 在PS端
poll()返回后，添加usleep(1)再读REG_DATA_READY，给PL侧寄存器更新留出时间； - 检查PL侧Verilog，确保
data_ready_pulse驱动REG_DATA_READY后，至少维持2个PS时钟周期（如ps_clk为100MHz，则≥20ns）； - 用逻辑分析仪测量PL侧
intr[0]脉宽，必须≥100ns（ZYNQ GIC最小脉宽要求）。
5.4 现象：上位机接收速率不稳定，Wireshark显示TCP窗口大小剧烈波动（从64KB骤降至0）
原因：上位机应用层处理速度慢于接收速度，导致内核TCP接收缓冲区填满，TCP Window降为0，PS端send()阻塞。常见于Python未用threading解耦接收与处理，或numpy数组转换耗时过长。
解决：
- 在上位机
recv()后，立即将payload存入queue.Queue，处理逻辑（如FFT）在另一线程执行； - 增大上位机TCP接收缓冲区：
sock.setsockopt(socket.SOL_SOCKET, socket.SO_RCVBUF, 4*1024*1024)； - PS端
send()调用后检查返回值，若< len(payload)，说明内核缓冲区满，需select()等待可写。
5.5 现象：同一份bitstream，在A板上工作正常，B板上TCP连接后立即断开
原因：两块ZYNQ开发板的PHY芯片型号不同（如A板用Marvell 88E1111，B板用Realtek RTL8211E），U-Boot中phy-mode配置不匹配。PHY协商失败导致链路虽up，但数据包无法正确编码。
解决：
- 在U-Boot中执行
mdio list，确认PHY地址（如0x00）； - 执行
mdio read 0x00 0x00，读取PHY ID寄存器，比对数据手册确认型号； - 修改U-Boot配置文件（如
zynq_zc702.h），设置CONFIG_PHY_REALTEK或CONFIG_PHY_MARVELL，并确保phy-mode = "rgmii-id"（RGMII带延时）与原理图一致。
6. 进阶技巧：用PL侧时间戳+PS侧Socket时间戳做跨域时钟校准，把“大概实时”变成“精确同步”
ZYNQ项目最头疼的不是通不通，而是“实时”有多实。PL侧ADC采样时钟（如100MHz）与PS侧Linux系统时钟（CLOCK_MONOTONIC）独立运行，频率偏差哪怕10ppm，1秒后就差10微秒，10秒后差100微秒——对相控阵雷达或声学测距就是致命误差。本资源提供一套轻量级跨域时钟校准方案，不依赖PTP或GPS，仅用现有TCP链路和PL逻辑，就能将时间同步精度压到±500ns以内。
6.1 PL侧埋点：在每帧数据前插入2个64位时间戳
PL逻辑在打包数据帧时，不再只送原始采样点，而是插入两个时间戳：
TS_PL_START：本帧第一个采样点对应的PL时钟计数值（如cnt_100mhz[63:0]）；TS_PL_END：本帧最后一个采样点对应的PL时钟计数值。
这两个时间戳占16字节，加在帧数据体之前，帧结构变为：
[4B Magic][4B PayloadLen][8B TS_PL_START][8B TS_PL_END][N B Samples]PL侧Verilog只需在AXI-Stream打包逻辑中，用always @(posedge clk)采样计数器即可，无额外资源消耗。
6.2 PS侧Socket时间戳：用SO_TIMESTAMPNS获取内核收包时刻
Linux 2.6.22+支持SO_TIMESTAMPNS选项，可让recvmsg()返回数据包到达网卡驱动的纳秒级时间戳。PS端服务程序需启用此选项：
int timestamp_flag = 1; setsockopt(sock, SOL_SOCKET, SO_TIMESTAMPNS, ×tamp_flag, sizeof(timestamp_flag)); struct msghdr msg; struct iovec iov; struct cmsghdr *cmsg; struct timespec ts; char control[CMSG_SPACE(sizeof(struct timespec))]; iov.iov_base = buffer; iov.iov_len = sizeof(buffer); msg.msg_iov = &iov; msg.msg_iovlen = 1; msg.msg_control = control; msg.msg_controllen = sizeof(control); ssize_t n = recvmsg(sock, &msg, 0); if (n > 0) { for (cmsg = CMSG_FIRSTHDR(&msg); cmsg != NULL; cmsg = CMSG_NXTHDR(&msg, cmsg)) { if (cmsg->cmsg_level == SOL_SOCKET && cmsg->cmsg_type == SCM_TIMESTAMPNS) { ts = *(struct timespec*)CMSG_DATA(cmsg); // 纳秒级收包时间 break; } } }注意：
SCM_TIMESTAMPNS返回的是struct timespec（秒+纳秒），需转换为单一纳秒值：uint64_t ts_ns = (uint64_t)ts.tv_sec * 1000000000ULL + ts.tv_nsec;
6.3 上位机校准算法：线性拟合PL时钟与PC时钟的偏移与漂移
上位机Python接收每帧时，获得三个时间戳：
ts_pc_recv：SCM_TIMESTAMPNS返回的PC纳秒时间；ts_pl_start：PL侧起始时间戳（单位：PL时钟周期）；ts_pl_end：PL侧结束时间戳。
假设PL时钟频率为f_pl（Hz），则本帧持续时间为(ts_pl_end - ts_pl_start) / f_pl秒。理想情况下，ts_pc_recv应等于ts_pl_start / f_pl + t_offset，其中t_offset为初始偏移。但由于PL与PC时钟频率不同，需用至少两帧数据拟合线性关系：
ts_pc_recv[i] = a * ts_pl_start[i] + b其中斜率a = f_pc / f_pl（PC时钟频率/PL时钟频率），截距b为初始偏移。用numpy.linalg.lstsq求解：
import numpy as np # 收集N帧数据：ts_pl_start_list, ts_pc_recv_list A = np.vstack([ts_pl_start_list, np.ones(len(ts_pl_start_list))]).T a, b = np.linalg.lstsq(A, ts_pc_recv_list, rcond=None)[0] # 校准后，任意PL时间戳ts_pl可转为PC时间：ts_pc = a * ts_pl + b # 例如，计算第i帧第一个采样点的精确PC时间： ts_pc_exact = a * ts_pl_start_list[i] + b实测效果：在ZYNQ-7020（PL时钟100MHz）+ Ubuntu 20.04（PC时钟2.4GHz）组合下，100帧拟合后，
a的误差<0.1ppm，b的残差标准差<300ns。这意味着，你可以自信地说：“这个采样点发生在PC时间2023-10-01T12:00:00.123456789Z，误差±300ns”。
从那以后我每次做ZYNQ实时通信项目，都会在PL逻辑里固化时间戳埋点，PS端必开SO_TIMESTAMPNS，上位机必跑校准拟合——不是为了炫技，而是因为客户问“这个峰值时刻到底是多少”，我得给出一个带不确定度的数字，而不是一句“大概在那个时候”。希望帮到你。
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