1. 高侧 NMOS 开通：Vgs四阶段
高侧为硬开关，开通前 SW 被低侧体二极管钳位在约 −Vf，所以 Vds≈Vin+Vf。
阶段 1：Vgs<Vth，截止
驱动电流给 Cgs+Cgd充电，Vgs从 0 升到 Vth。此时 id≈0，Vds保持高。
近似时间：
t1≈Rg*Ciss*ln（Vdrv /（Vdrv-Vth））
其中 Ciss 随 Vds 变化。此阶段损耗很小。
阶段 2：Vth<Vgs<Vpl，电流上升
Vgs 超过阈值，沟道开启：
id≈gm(Vgs−Vth)
电流从 0 上升到 IL。Vds 仍约 Vin+Vf。当 id=IL 时，Vgs 达到米勒平台电压：
Vpl≈Vth+IL / gm
时间用栅极电荷更实用：
tri ≈ Ig,on / Qgs2
Ig,on ≈ （Vdrv−Vpl） / Rg
其中 Qgs2是从 Vth到 Vpl的栅极电荷。开通电流上升损耗：
Eon,ri ≈ 1/2 * (Vin+Vf) * IL * tri
此时损耗由Vds，电感平均电流，以及Vth到 Vpl的所需栅极电荷有关系，但在电路中无法改变Vds和电感平均电流，所有只能增强驱动能力或者选择降低 Qgs2小的mos来减少这阶段的损耗。
在阶段 2 结束时，高侧电流刚好达到 IL，低侧体二极管电流降到 0。此时：
低侧体二极管：电流为零，立即从导通变为截止。它不再续流，也不再钳位 SW 节点。
低侧 MOSFET：仍然关断，因为 Vgs,LS=0，它本来就在死区后保持关断。
SW 节点：不再被低侧体二极管钳在 −Vf，开始可以自由上升。
阶段 3：米勒平台，Vgs=Vpl，Vds 下降
id 已达 IL，Vgs 被钳位在 Vpl。驱动电流几乎全部流过 Cgd，Cgd 两端电压是 Vgd=Vgs−Vds，给Cgd充电会使Vds下降，使 Vds 从 Vin+Vf 降到 0。Vgs 波形出现平坦段。
时间：tfv ≈ Qgd / Ig,on
电压下降损耗：Eon,fv ≈ 1/2 * (Vin+Vf) * IL * tfv
这个阶段也只能增强驱动能力和mos选型来减少损耗。
阶段 4：Vgs>Vpl，进入欧姆区
Vds已接近 0，Vgs 从 Vpl 继续升到 Vdrv，沟道电阻降到 Rds(on)。此阶段损耗小。
那为什么会出现米勒平台？为什么在阶段2电流从 0 上升到 IL时，Vgs 刚好达到米勒平台电压呢？
因为阶段 2 中高侧 NMOS 仍工作在饱和区，漏极电流近似由 Vgs 决定：
id≈gm(Vgs−Vth)
电流要从 0 上升到 IL 的，那Vgs 也必须从 Vth上升到能支撑 IL的值。这个值就是米勒平台电压：
Vpl ≈ Vth + IL / gm
而米勒平台的具体原因如下：
阶段 2 中，Vgs 升到 Vpl≈Vth+IL/gm，沟道电流刚好达到 IL。
在阶段 2 结束时，id 已经升到了 IL。此时如果驱动电路试图让 Vgs 继续升高，根据 MOSFET 的饱和区公式：id≈gm(Vgs−Vth) ；id 就会试图变得比 IL更大，但电感电流不能突变，所以 id 不能再增大。因此 Vgs 不能继续升高，只能被钳在 Vpl 附近。
驱动电路仍在输出栅极电流 Ig。栅极电流的分配是：
因为 dVgs / dt ≈ 0，所以：
由于 Ig>0（驱动电流流入栅极），所以dVds / dt < 0；即 Vds 必须下降。其中 Vgd=Vgs−Vds。
在阶段 3，Vds 正在快速下降（dVds / dt 是个很大的负值）。
这导致 Vgd 必须快速上升（dVgd / dt 很大）。
于是，Cgd 像一个“黑洞”，把驱动电路提供的 Ig几乎全部吸走，用来完成 Vds 的下降。
既然 Ig都被 Cgd 抢走了，留给 Cgs 的电流就几乎为零。
没有电流给 Cgs 充电，Vgs 自然就升不上去了，只能停在 Vpl附近。这就是米勒平台。在一些驱动能力较弱的芯片上，甚至会在米勒平台出现较大的下冲电压。
从驱动供能角度说：驱动电流给 Cgd 充电，使 Vgd=Vgs−Vds 增大；因为 Vgs 被钳住，所以 Vds只能下降。
从电感约束角度说：电感电流不能增大，所以 Vgs 升不上去；驱动电流没地方去，只能去给 Cgd 充电，于是迫使 Vds 下降，Vds 的快速下降，导致Vgd 必须快速上升，导致Cgd需要快速充电，而电容两端电压不能突变，Ig驱动能力不足时，在米勒平台可能出现Vgs电压跌落的波形。
2. 高侧 NMOS 关断：Vgs 下降四阶段
关断时驱动电流：ig = （Vgs−Vneg）/ Rg
阶段 1：Vgs>Vpl，Vds 仍低
Vgs 从 Vdrv 下降到 Vpl，id ≈ IL ，Vds相较于Vgs下降前是有一点增大，但依旧比较小，这里依旧认为Vds ≈ 0，mos位于临界区，Vds增大便会进入id = IL的饱和区，该阶段损耗很小。
阶段 2：米勒平台，Vgs=Vpl，Vds 上升
Vgs 钳位在 Vpl，Cgd 被充电，Vds 从 0 升到 Vin+Vf。
时间：
关断电压上升损耗：
阶段2中Vgs 钳位在 Vpl被钳位依旧是因为电感电流不能突变，此时sw点的电压大于-Vf，下管的体二极管无法形成续流，Vgs刚好可以维持IL的电流，因为电流不能变，因此被钳位。由
可知，Vgs被钳位后，Ig只能给Cgd放电，因此Vgd以dVgd / dt = Ig / Cgd速度减小，Vgs不变，由Vgd=Vgs−Vds得Vds必须增大，直到Vin+Vf。
阶段 3：Vpl>Vgs>Vth，电流下降
Vds 已达 Vin+Vf，id 从 IL 降到 0。时间：
tfi ≈ Qgs2 / Ig,off
电流下降损耗：
Eoff,fi ≈ 1/2 * (Vin+Vf) * IL * tfi
阶段 4：Vgs<Vth，完全截止
Vgs 继续下降到 Vneg，沟道关断，电流转入低侧体二极管。
3. 低侧 NMOS 的 VgsVgs 变化
低侧为同步整流管，开通前死区中其体二极管已导通，Vds,LS ≈ −Vf。
低侧开通
Vgs 从 0 上升，超过 Vth 后沟道导通，电流从体二极管转移到沟道。由于 Vds 只有 −Vf，MOSFET 不经过饱和区，没有明显米勒平台，Vgs 直接升到 Vdrv。开通损耗
低侧关断
Vgs 从 Vdrv 下降到 Vth，沟道电流减小，剩余电流转入体二极管。Vds 从约 0 变到 −Vf，变化很小，因此关断损耗也很小：
低侧主要损耗仍是导通损耗、死区体二极管损耗和 Qrr。
4.总损耗
开关损耗中的时间项现在由 VgsVgs 和驱动参数决定：
其中：
因此高侧开关损耗可写成：
栅极驱动损耗：
若同一驱动电压：
总 MOSFET 损耗仍为：
| 符号 | 含义 | 物理来源 | 大致计算 |
|---|---|---|---|
| PMOS | MOSFET 总损耗 | 上下管所有损耗之和 | 各项相加 |
| Pcond,HS | 高侧管导通损耗 | 高侧 NMOS 导通时流过电流，产生 I2R 损耗 | Rds(on),HS⋅IHS,rms2 |
| Pcond,LS | 低侧管导通损耗 | 低侧 NMOS 导通时流过电流，产生 I2R 损耗 | Rds(on),LS⋅ILS,rms2 |
| Psw,HS | 高侧管开关损耗 | 高侧管硬开关，开通/关断时 Vds 与 Id 交叠 | fsw(Eon,HS+Eoff,HS)，与 Vin、IL、Qgd、驱动电流有关 |
| Psw,LS | 低侧管开关损耗 | 低侧管开通前体二极管已导通，Vds 很小，开关损耗通常很小 | fsw(Eon,LS+Eoff,LS)，一般可忽略 |
| Pdead | 死区体二极管导通损耗 | 死区期间电感电流走低侧体二极管，产生正向压降损耗 | VfIL(td1+td2)fsw |
| Prr | 低侧体二极管反向恢复损耗 | 高侧开通时，低侧体二极管被强制反偏，产生反向恢复电荷 Qrr | QrrVinfsw |
| PCoss | 输出电容 Coss 损耗 | 开关过程中 Coss 充放电，能量在沟道中耗散 | 用 Eoss 曲线：fsw[Eoss,HS(Vin)+Eoss,LS(Vin)] |
| Pgate | 栅极驱动损耗 | 驱动电路给栅极电容充放电 | fsw(Qg,HSVgs,HS+Qg,LSVgs,LS) |
但其中 Psw,HS、Psw,LS 的时间参数必须由 Vgs 波形和栅极电荷决定。
5.如何降低损耗？
| 损耗项 | 最有效改善措施 | 代价/注意 |
|---|---|---|
| 导通损耗 | 低 Rds(on)、提高 Vgs、多相、散热 | 可能增加 Qg、Coss |
| 高侧开关损耗 | 低 Qgd、强驱动、负压关断、降频 | 过快导致 EMI、振铃 |
| 死区损耗 | 缩短死区、并联肖特基 | 死区过短有直通风险 |
| 反向恢复 | 并联肖特基、低 QrrQrr 器件、缩短死区 | 肖特基增加成本 |
| CossCoss 损耗 | 低 Eoss、软开关、降频 | 软开关实现复杂 |
| 栅极损耗 | 低 Qg、降频 | 降驱动电压会增导通损耗 |
| 整体 | 优化 fsw 和电感、多相、好布局散热 | 需全局折中 |
