半年前，我在某自研高速光互连项目里撞上一个特别典型的问题：电芯片链路的单独仿真眼图干净得像教科书里的示意图，光调制器的相位响应单独测试也完全符合指标，可一旦把两者放进同一个系统模型里联调，眼图立刻塌成一片，误码率高到没法看。后来排查了一个多月，根子竟然出在电源平面上——数字芯片的开关噪声通过共享电源路径耦合进了调制器的偏置电路。这件事让我彻底理解了所谓光电融合设计到底是什么：它不是把光器件和电芯片放到同一张版图上那么表面，而是要打通电域、光域、封装、电源、热这几套设计方法论，让它们在一个统一目标下协同收敛。这篇文章就以这次经历为主线，把高速光互连中的光电融合设计原理、关键链路、落地流程和实战难点逐一展开，适合正在做光模块、光引擎、交换系统的硬件工程师，以及相关专业的研究生参考——尤其是那些跟当年的我一样，被"单测全过、联调崩盘"折磨到怀疑人生的朋友。

1. 为什么"光电分离"的老路在高速光互连时代走不通了

1.1 速率升一倍、功耗升一倍：电互连与光互连的剪刀差

数据中心的东西向流量增速远快于南北向，分布式训练和海量存储把服务器之间的带宽需求推到了前所未有的量级。交换芯片端口速率从100G以太网迈入400G，正在向800G甚至1.6T进发，光互连模块跟随每一代交换机同步迭代。但这里有个让人头疼的趋势：功耗没有随速率平缓增长，而是近似线性地往上冲。

问题的核心在于，过去几年我们一直在用"更强的电处理"来补偿"不够好的光链路"。每升一代速率，DSP（数字信号处理器）的功耗和复杂度都同步膨胀。我见过某个模拟项目里的功耗拆解，仅DSP一块就占了整个光链路预算的六成以上，剩下的才分给激光器、调制器、TIA和辅助电路。这就形成了一把剪刀：带宽需求往上走，功耗预算却在系统层面被散热能力死死按住。数据中心机柜的供配电和散热条件不可能无限放宽，单端口功耗如果翻倍，整机功耗就是灾难。

更麻烦的是这种趋势不可持续。速率从400G向800G推进时，不少方案看起来只是把通道数从四路翻到八路，但只要继续依赖DSP去擦干净链路上的各种损耗，每路通道的功耗就是刚性的。等到单通道速率再往上提，DSP要处理的均衡抽头数、时钟恢复难度、前向纠错开销都会进一步上涨，"速率翻倍、功耗近似翻倍"就成了逃不掉的诅咒。

1.2 可插拔模块的物理天花板：DSP功耗、基板损耗、散热的三重锁链

可插拔光模块做了这么多年，其实已经逼近物理极限。第一重锁链是DSP功耗。模块面板尺寸固定，端口密度提不上去，每端口功耗却在往上走，交换机面板的散热面积就那么多，空气冷却能力有限，到了1.6T时代，传统可插拔方案的总功耗极有可能突破面板可承受的极限。

第二重锁链是基板损耗。模块内部的分立器件通过金丝键合连起来，每一个互连点都有寄生电容、寄生电感和阻抗不连续。当单通道速率到了200Gbps级，通道内的损耗预算会被这些寄生参数吃掉一大半，眼图在发端就带着一身伤出发，到接收端几乎没法睁开。靠DSP硬性均衡可以做，但功耗和时延又反过来拖后腿。

第三重锁链是散热路径。可插拔模块的结构决定了热量要先通过模块壳体传导到面板，再被系统风流带走，这条路径的等效热阻很难再压缩。电芯片的发热密度逐年上升，光芯片的激光器又对温度极为敏感，两者挤在同一块小小的模块里，热管理手段基本用尽。我见过一个实验数据：在某个高密度端口插满的全负载场景下，模块内部的光芯片温度比常温下高了快二十度，激光器波长漂移后整条链路的误码率直接恶化一个数量级。这三重锁链环环相扣，拧不开任何一环，整体就走不动了。

1.3 光电融合要解决的三个核心矛盾

光电融合设计正是在这个背景下被推到台前。它要解决的第一件事是电域互连距离：把光引擎从面板位置挪到交换芯片附近，甚至直接封装到同一块基板上，让高速电信号只在芯片到光引擎之间走极短距离，绕开基板长走线的损耗。这个思路在业界有个名字叫共封装光学（CPO），本质不是把光模块做小，而是把电信号的路程做短。

第二件事是功耗。不再依赖DSP做大强度的均衡补偿，而是通过提高光器件线性度和驱动器性能，由SerDes直接驱动调制器，把每比特能耗从几个pJ压缩到1pJ以下。这个方向的代价是，光链路的整体线性度不能再有"差不多"的余地。

第三件事是协同优化。电芯片的均衡器参数、驱动幅度、光调制器偏置点、探测器带宽，这些过去属于不同团队、不同仿真工具、不同验收标准的参数，现在必须在同一个优化循环里对齐。这也是我在项目中体会最深的一点：所谓的"融合"，首先是设计流程和团队协作方式的融合，然后才是技术参数的融合。

2. 把高速光互连链路拆开看：发射端、接收端与调制格式的选择

2.1 发射端：激光器、调制器、Driver的三角关系

发射端的核心路径是：连续波激光器提供光载波，调制器在电信号驱动下改变光的幅度或相位，Driver负责把SerDes或DSP输出的电信号放大到调制器需要的幅度。这条路径上有三个关键参数决定了整个链路的性能上限：调制器带宽、半波电压Vπ和插损。

带宽决定它能跑多高的波特率；Vπ决定Driver需要输出多高的摆幅；插损则直接进入光链路预算，损耗大了要么加光放大，要么接受更差的信噪比。这三个参数彼此牵制，举个例子：调制器带宽做高了，驱动电极的设计往往更复杂，Vπ可能跟着变大，Driver就得消耗更多电流去推更高的摆幅，功耗和线性度一起承压。

硅光马赫-曾德尔调制器（MZM）是目前最主流的发射端方案，核心优点是CMOS兼容，调制器、探测器、波导、分束器可以集成在硅光芯片上，未来量产后成本摊薄能力很强。但硅光的调制效率不算高，Vπ通常不低，这意味着Driver端要提供较大摆幅。摆幅一大，驱动器的非线性就藏不住，PAM4信号的四个电平间距会变得不均匀，这种情况下后续无论怎么调DSP都无法完全补偿。发射端的整体设计逻辑其实一句话就能概括：在带宽够用的前提下，尽可能压低Vπ、提升Driver线性度，而不是盲目追高带宽。

2.2 接收端：PD灵敏度与TIA噪声的天平

接收端看起来比发射端简单，实际坑一点都不少。PD把光信号变成电流，TIA把这个很小的电流线性放大成电压，后续的CDR再恢复时钟和数据。PD的核心指标是响应度、暗电流和带宽，TIA的核心指标是跨阻增益、输入等效噪声和带宽。

高带宽下，PD的寄生电容会限制TIA输入端的带宽。做一个带宽展平网络是惯用手法，但展平网络带来的谐振峰一旦没调好，就会变成眼图上的振铃。我调试时看过一个眼图，符号间明显挂着过冲，检查半天发现就是一个带宽展平电容的取值偏大了不到0.2pF，谐振峰恰好怼在了信号主瓣的边沿上。这种问题在光电分离的设计流程里几乎不可能被发现，因为PD和TIA的参数通常由不同供应商提供，各自测试条件下都是达标的，组合在一起就出问题。

另一个容易被低估的是TIA输入等效噪声。光信号经过链路后很微弱，如果PD的寄生电容和TIA输入电容匹配不好，噪声会被放大，灵敏度直接下降。接收端的灵敏度不是单纯看PD响应度，而是要看PD与TIA作为一个整体时的等效噪声密度。设计时我会先把PD的等效电路模型和TIA的输入端联合仿真，确认带宽和噪声同时达标，再往后做系统级验证。

2.3 调制格式之争：PAM4为什么是当前主力

调制格式选择本质上是在波特率和信噪比之间做交易。NRZ的每个符号只携带1bit信息，信噪比要求低，但波特率必须跟数据速率一样高；PAM4把2bit信息塞进一个符号，波特率减半，但代价是信噪比要求大约要增加9.6dB，同时必须保证四个电平间隔均匀——对链路线性度的要求因此变得异常苛刻。

所以PAM4不是没有缺点，而是短距光互连在功耗和带宽双重约束下的现实最优解。既然波特率降了，电芯片和光器件的高速压力就能松一口气，代价是信噪比和线性度全都变成需要严格管理的资源。到了更长距离的相干系统里，QAM调制和偏振复用是常见选择，但那套方案需要开销巨大的DSP，短距场景直接照搬会得不偿失。

这里顺便说一个容易混淆的点：PAM4对链路非线性的敏感度远高于NRZ。同一段链路，NRZ眼图看着还过得去，换成PAM4就可能塌得很厉害。任何发射端的削波、调制器偏置点的压缩、接收端的增益压缩，都会直接改变PAM4四个电平之间的间距。我在项目中反复跟团队强调：看到PAM4眼图中间两个眼睛小，不要先急着调均衡，先排查工作点是不是被扰动到了非线性区。

2.4 材料平台对比：硅光、InP与薄膜铌酸锂的现实取舍

材料路线的选择要落在具体应用场景上看，没有绝对的优劣，只有匹配度问题。硅光的强项是CMOS工艺兼容，集成度高，调制器、探测器、波导可以全部做在硅片上，配合成熟工艺线，规模上量之后成本潜力很大。短板是硅本身不发光，激光器需要外置或通过晶圆键合集成，增加了封装复杂度。

InP平台能实现激光器、调制器、探测器甚至半导体光放大器的单片集成，效率高、体积小，但工艺复杂，尺寸做大之后成本明显上升，更适合高性能、小批量、尺寸敏感的场景。薄膜铌酸锂是最近热度上升很快的选项，调制带宽高、半波电压低、线性度好，尤其适合未来200G/lane以上对带宽和线性度要求双高的场景，但眼下工艺成熟度和与硅光平台的无源器件集成能力还在爬坡。

我自己的选型逻辑很朴素：工程产品追求可制造性和成本，优先硅光；前瞻验证追求极限性能，值得投入薄膜铌酸锂试错。两种路线并不冲突，项目里可以先在硅光平台把系统设计流程跑通，再在需要突破带宽上限的模块中换用薄膜铌酸锂调制器，其余接收链路大多可以复用。

3. 光电融合设计落地的四条主线：联合仿真、封装选型、电源热协同、可制造性

3.1 联合仿真闭环：把电的S参数和光的传输函数放进同一个模型

联合仿真的本质是不要各算各的。电磁场仿真工具负责提取封装基板和PCB走线的S参数，光子学仿真工具负责给出波导、调制器、探测器的光学传输响应，而真正决定系统眼图的是把这两类结果放进同一个电路级仿真器里，和Driver、TIA、DSP的实际模型一起跑瞬态。操作上我习惯分三层做。

第一层是静态验证，只看各个模块的带宽、回波损耗是否满足预算，这层相当于体检。第二层是信号质量验证，在关键节点加PRBS激励跑眼图，这一层会暴露出电反射、光非线性与码间干扰的叠加效应。第三层是统计验证，把工艺角、温度、电源噪声全部扫一遍，找出最差条件下哪一项参数最接近红线。很多团队做到第一层就宣布链路"验证通过"，后面联调翻车就是这么来的。

联合仿真还有一个容易被忽略的点：光器件的模型必须同时包含等效电路模型和光学行为模型。只拿光学传输函数，看不到输入阻抗不匹配造成的反射；只拿等效电路，看不到调制削波和非线性对PAM4电平的压缩。两者必须成对出现，才能复现我在开头说的那种"单测全过、联调崩盘"的现象。

3.2 封装方式就是高速性能的天花板：从金丝键合到2.5D/3D

封装方式直接决定高速信号能走多快而不失真。金丝键合是传统方案，实现简单，但每根键合线都有几十到上百pH的寄生电感，在几十GHz频段会造成不可忽略的阻抗失配。倒装芯片靠凸点连接，寄生大幅下降，是目前高速光引擎的主流选择，也是我建议大多数项目起步采用的方案。再往上走是2.5D硅转接板和3D堆叠，这些方案能把光芯片和电芯片的物理距离压到几百微米，但工艺成本也成倍上升。

共封装光学（CPO）本质上就是把这种短互连思想普及到交换芯片这个层级。过去光引擎在面板，交换SerDes信号要穿过一整个PCB面才到得了光模块；现在把光引擎放在交换芯片旁边，高速信号只在芯片封装内部走极短路径，这对信号完整性是天大的利好，但同时也把光器件的散热压力和电源噪声压力全部转移到了芯片封装内部。封装选型时一定要想清楚：你是为了把速率推上更高一档，还是为了把功耗降下来。不同目标对应的封装取舍完全不一样。

3.3 电源完整性与热管理：最容易在联调时才爆发的暗雷

电源完整性与热管理是联调翻车的高发区。高速电芯片的开关电流频率成分很宽，一旦电源分配网络（PDN）的谐振峰落在相关频段，电源噪声就会沿着偏置网络进入调制器的工作点。调制器偏置点对非线性非常敏感，工作点漂移几毫伏都会改变PAM4四个电平之间的间距。热方面更直接：激光器波长随温度漂移，调制器DC偏置也随温度变化，TIA增益同样漂移。如果PDN设计和热设计是在两条线上各自推进的，出来的系统一定会在某个温区无缘无故丢误码率——你说不清是光功率变了还是电噪声变大了，最可怕的是这种问题在常温实验室里复现不出来。

我的经验是，PDN仿真一定带上封装模型和实际去耦电容的位置，热仿真一定带上光芯片的真实发热源分布，而不能只按常温均值估算。这两件事在项目时间表里必须提前，否则就是拿整个联调周期去填坑。

3.4 从设计到样片：可制造性验证必须提前介入

设计最后要落到可制造性上，光引擎的耦合对准是最大的工艺风险。光纤与波导的耦合效率取决于对准公差，机械贴片精度、封装应力、胶水固化收缩都会造成亚微米级别的偏移，直接吃掉光链路预算。如果设计阶段没有把这些公差算进去，就会出现"仿真全过、样品直通率低"的尴尬局面。

这里要特别提一下封装应力。倒装芯片在贴装过程中，基板和芯片之间的热失配应力会传到波导上，引起模式失配和额外损耗。我们做过一次应力仿真，发现某个角落的波导因为应力形变，模式失配损耗要比设计值多出近1dB——这个量级足以让本来紧张的链路预算直接破产。所以可制造性验证不能等送样后才做，而是在版图布局阶段就要给耦合区域留够冗余，并做简化应力仿真，确保公差叠加后的最坏情况仍然在指标内。

4. 实战复盘：一次PAM4光引擎联合仿真的完整定位过程

4.1 症状：单独验证全都通过，系统眼图却塌了

回到开头的场景。项目代号就不细说了，是一款面向800G交换系统的光引擎方案，PAM4格式。联调时的问题现象非常明确：电芯片单独仿真时，输出眼图张开度接近九成；光调制器单独测传输函数，带宽和半波电压都在预算内。可两者组成系统后，在标准PRBS激励下跑出来的眼图，顶部和底部的电平明显被压缩，中间两个电平间距也不均匀，总体张开度掉到六成以下。

这个现象太典型了，以至于我后来在内部复盘会上说：只要遇到"单模块都正常、合并就出问题"，不要再怀疑光器件的性能，也不要急着加大均衡强度，先查电源完整性，再查工作点。因为PAM4眼图上下边缘同时被压缩，这种对称性的变化通常意味着调制器工作点被推入非线性区，而不是单纯的带宽不足。

4.2 排查链路：从封装互连到电源平面的逐级回退

排查从逐级回退开始，这是最笨但最有效的方法。第一步抓封装互连，把电芯片到光调制器的S参数拿出来细看，回波损耗在20GHz以上确实有劣化趋势，但单独这个量级不足以造成这么明显的电平压缩。第二步把调制器模型里的偏置点扫一遍，果然发现眼图的塌陷程度随偏置电压的扫描有强烈变化，这就提示方向不在小信号带宽，而在大信号工作点上。

这时候才轮到电源上场。在PDN仿真结果里看到约2.1GHz处有一个明显的谐振峰，对应板级去耦电容与封装寄生的串联谐振。有了这个线索，把电芯片的开关电流模型注入PDN，再与调制器偏置网络做耦合仿真，出来的波形和故障现象高度吻合。整个排查链路就是这样从信号路径逐渐转移到电源路径，过程中每一步都要记录排除理由，不然很容易在几个可能性之间来回打转。

4.3 根因确认：电源谐振如何通过偏置电路扰动调制器工作点

根因说白了不是普通的信号串扰，而是电源路径上的共阻抗耦合。电芯片的开关噪声正好打在2.1GHz谐振峰上，形成幅度相当大的电压纹波，通过共享的电源平面传导到调制器偏置电路。偏置电路把这个噪声直接叠加到工作点上，调制器在PAM4最外层高电平位置进入削波区，于是眼图上下边缘被压缩，中间两个电平间距也跟着不均匀。

之所以单独模块测试都合格，原因很简单：单测时两个芯片没有共享同一块电源平面，各吃各的电，噪声无法传递。这也解释了为什么"单独验证通过"在光电融合的系统级设计里完全不作为放行标准——你必须把两个芯片放在同一个电源域里、同一个封装底下，才看得到真实耦合路径。

4.4 修复方案与事后总结的三条设计准则

修复分两步走。第一步是短期的，把调制器偏置改为独立电源域，并在偏置网络上加RC低通隔离，把谐振频段的噪声滤掉，眼图张开度立刻回到85%左右。第二步是长期的，重新设计PDN，调整去耦电容的容值和放置位置，把谐振峰从2.1GHz挪到远离工作频段的区域，从根上消除共阻抗耦合的风险。

经历过这一次之后，我们内部立了三条规定，后来一直贴在实验室白板上。第一，凡是光引擎联调，必须有光电联合模型一起跑眼图，禁止以单模块指标作为放行依据。第二，高灵敏度偏置电路必须独立电源域，不允许跟数字核心共享平面，宁可多浪费一点布局面积。第三，PDN优化永远排在信号完整性优化之前，电源不干净，信号调得再好也会在某个角落翻车。这三条看着简单，但每一条都是拿实际项目周期换来的教训。

5. 未来两三年，光电融合设计会走向哪里

5.1 单通道200G与直驱架构：线性度成为下一场硬仗

按照行业路线图，下一阶段是单通道200Gbps，模块速率往1.6T甚至3.2T推进。到了200G/lane，继续依赖DSP做重定时，功耗上不可持续，行业方向是转向直驱架构——SerDes输出的信号直接驱动光调制器，省去DSP这一整块功耗。这个方向上，光链路整体线性度成了决定成败的核心指标。调制器的线性工作区、驱动器的低失真高摆幅、接收端TIA的宽线性范围，这些过去分散在各自参数表里的指标，会被合并为同一个系统级指标来管理。

直驱架构对光电融合设计提出了更高要求：SerDes的均衡参数必须和调制器的偏置点联合优化，任何微小的非线性失真都会直接转化成功率代价。过去DSP还能替你兜底，现在它被省掉了，前面的每一处设计瑕疵都会原封不动地出现在接收端。这正是光电融合设计从"可选优化"变成"必要流程"的根本原因。

5.2 光功能往芯片里卷：交换与计算的光电一体化

光电融合的边界也在往更深层蔓延。交换层面，波长路由和光交换如果能作为电交换的补充，可以减少大量光电转换次数，把数据中心的功耗再压下一截；计算层面，模拟光计算在特定算子上有潜在加速空间，这种架构不再是把独立光模块塞进系统，而是从系统架构定义阶段就让光参与功能划分。

这几类探索的共同特征是，它们都要求设计人员同时理解系统架构、电路实现和光器件的物理约束，而不是先定好电架构再回头找光模块填坑。虽然这些方向都还在早期验证阶段，但它们定义了"光电融合"更完整的含义：光不是给电打工的外设，而是与电平起平坐的一种实现维度。

5.3 团队协作方式的换代：复合型工程师怎么带

最实际的挑战还是人。做高速互连的团队往往是电背景和光背景两拨人凑在一起，设计语言、仿真工具、验收标准天然不一样。电工程师挂在嘴边的是S参数、眼图、抖动预算，光工程师关心的是插损、消光比、啁啾参数。同一个问题，两拨人会用完全不同的指标体系去描述，项目里十有八九的矛盾不是态度问题，而是知识背景造成的语言隔离。

破局靠两条腿。一条是建立光电联合设计的内部评审机制，让每个高速链路的关键设计都同时接受电域和光域的双重评审，把跨领域的问题在设计阶段就暴露出来。另一条是刻意培养复合型工程师，让做电的人系统补光波导与器件物理，让做光的人补传输线与封装寄生。我们团队花了将近两年，才勉强做到"开会不用翻译"，但效果非常明显，联调阶段的反复次数肉眼可见地减少了。

我做光互连这几年，越来越觉得所谓"新纪元"并不是哪一项技术突然出现，而是设计方法论的集体换轨。高速光互连发展到今天，电芯片和光芯片的物理距离在缩短，设计上的距离更需要缩短。如果你也在做相关项目，我的建议很简单：尽早建立光电联合仿真模型，先不追求模型多精细，能跑通系统级眼图就行；电源完整性永远排在信号完整性前面；别把"单测通过"当成"系统通过"。做到这三点，你大概率能避开我踩过的那些坑，把精力真正花在把光互连的速度推到更新一档的事情上。