上周调一块电源板，输出端滤波电路加了一堆电容，纹波不仅没压下去，还在某个频点冒出一条尖刺。用示波器放大一看，问题不在容量不够，而是走线电感和电容碰在一起形成了谐振，把噪声放大送上去了。这种经历做电源和信号处理的人都熟——滤波电路和并联谐振，看似两个独立章节，实际工程里总是纠缠在一起。这套电路学习笔记写到第11.5节，我打算把滤波电路、实际电感线圈下的并联谐振放一起梳理一遍，重点不是背公式，而是说清楚为什么选这种结构、为什么实际电路和书本对不上。适合刚学完基础电路理论、正在自己画板子调电路的电子爱好者，以及相关专业方向的学生。如果你已经在用示波器看波形，这篇文章能帮你把噪声、谐振和滤波串成一条线。

1. 滤波电路的整体设计与思路拆解

1.1 先想清楚：你到底要滤掉什么

滤波不是“加个电容”那么简单。拿到一个电路，第一步是问自己：噪声从哪里来，频段是多少，幅度多大，走的是传导还是辐射路径。比如开关电源带来的开关纹波，频率通常落在几十kHz到几MHz，幅度和负载电流相关；数字芯片的时钟及谐波在几十MHz以上，往往通过电源引脚和地弹耦合到模拟电路；工频及其谐波在100Hz到几kHz，主要是接地回路和走线拾取；还有一些宽带随机噪声，来自器件本身的热噪声和参考地的电位波动。噪声来源不同，适合的滤波结构完全不一样。

以我自己的习惯，电源输出侧的开关纹波，倾向于用LC低通或CLC π型滤波，因为电流大，纯RC会在电阻上产生明显压降，影响电压调整率。信号链路上的噪声，比如ADC采样输入，优先用RC低通，因为电流很小，电阻压降可以忽略，而且RC结构没有谐振峰，不会在某个频率上自激或放大噪声。至于射频干扰，通常要在接口处放共模电感、磁珠、Y电容这些，普通MLCC已经不太够用。所以“滤波”不是一个固定套路，而是一套针对噪声频谱的响应策略。

设计上还有一点容易忽略：滤波电路的截止频率和噪声频段的间距决定了最终效果。一阶RC低通每十倍频只衰减20dB，如果你只领先噪声一个十倍频，衰减量只有20dB，对很多EMC测试来说远远不够。要么把截止频率再压低，要么级联，要么改用LC二阶滤波，高频段按40dB/dec衰减。这一点在选型时就要想清楚，而不是等板子回来了再补救。

1.2 为什么单靠电容解决不了所有问题

很多人在电源输出端并一堆大电容，结果高频噪声还是窜出来。原因在于实际电容不是理想元件。一个铝电解电容，等效串联电阻ESR可能到几百毫欧，等效串联电感ESL也有几十nH；即便MLCC，ESL也在nH量级。电容的阻抗随频率先降后升，在自谐振频率处达到最低，高于这个频率后电容反而呈现感性，滤波效果直线下降。

举例算一下：一只1uF的MLCC，若ESL约1nH，自谐振频率 f ≈ 1/(2π√(LC)) ≈ 1/(2π√(1e-6 * 1e-9)) ≈ 5.03MHz。意味着这颗电容只对5MHz以下有效，高于5MHz时它不再是“低阻抗通道”。因此工程上才有一组经典做法：大小容值配合，大电容管低频纹波，小电容管高频噪声，再配合磁珠或电感做隔离，本质上就是用不同自谐振频率的电容覆盖更宽的频段。

同时要注意谐振带来的负面作用：电容与走线电感、供电网络的寄生电感串联后，会在某个频率上产生串联谐振，如果该频点和开关噪声重合，纹波不但不减小，反而会被放大。这是“加了滤波反而更吵”最常见的原因。设计时可以在阻抗分析仪上扫一下电源网络的阻抗曲线，看是否在目标频段出现尖峰，必要时用阻尼电阻或低ESL电容去压峰。

2. RC滤波电路：原理、计算和采样电路里的实战

2.1 RC低通的截止频率从哪里来

RC低通是最简单也是用途最广的滤波电路。一阶RC低通的传递函数是 H(s) = 1/(1+sRC)，幅频特性在-3dB处的截止频率为 f_c = 1/(2πRC)。频率高于f_c后，增益开始按20dB/dec衰减，也就是说每十倍频衰减约20dB。假设你有一个1kHz的有用信号，噪声集中在100kHz，用f_c=10kHz的RC低通，在100kHz处大约还有-20dB，也就是衰减到1/10，如果不够，可以再级联一级或降低截止频率。

实际选参数要同时看电阻和电容各自的限制。我常用电流采样电路输入滤波的例子来说明：采样电阻 R_sense = 10mΩ，差分电压只有几十毫伏，采样信号带宽大概100kHz就够了，需要滤掉MHz级别的开关干扰。如果选 R=1kΩ、C=1nF，f_c ≈ 159kHz，看似满足。但 R=1kΩ 接到运放输入端，若运放输入偏置电流有10nA，就会引入10μV的失调，对微伏级信号来说就是不能接受的。这时可以把R降到10Ω，C升到100nF，同样得到 f_c ≈ 159kHz，但电阻引起的失调和热噪声明显减小。代价是电容体积变大，以及信号源需要驱动更大的容性负载。这类取舍在信号链上天天遇到，没有绝对正确，只有适合当前指标的组合。

2.2 采样电路里加RC滤波的三个原则

针对电流采样电路输入滤波，我整理过几条实战原则。

第一，电阻放在采样电阻和运放之间，电容跨接在运放两个输入端之间，构成差模滤波，同时每个输入端对地再并一个小电容，构成共模滤波。差模电容决定差模带宽，共模电容抑制地电位差带来的共模噪声。如果只放一个跨接电容，面对共模干扰时基本没有作用。

第二，RC乘积决定带宽，但R会受到源阻抗影响。如果前级是电流型传感器，R大了会造成电压建立过慢；如果前级是电压源，还要考虑分压影响。通常R选几十欧到几kΩ之间，C选几nF到几十nF，具体看信号幅度和源阻抗。

第三，RC滤波引入的额外极点会影响后级运放的开环增益相位，容易让闭环产生振铃，尤其是高速采样保持电路中。遇到这类情况，要么把RC放在ADC驱动运放的输出端、靠近ADC引脚，要么用有源滤波替代，避免无源RC与放大器之间互相耦合。

实测中还有一个反复踩过的坑：电容位置放错了。同一颗电容，从采样电阻引脚直接跨到地，和先经过一段长走线再对地，效果差别很大。长走线自身的寄生电感和电阻，会把本该被滤掉的噪声重新耦合进来。推荐做法是：滤波电容的接地点尽量靠近采样电阻的参考地，让高频回流路径最短。这一点在手工搭电路时很容易忽略，在PCB上则是必须守住的布局纪律。

3. LC并联谐振：从理想模型到实际电感线圈

3.1 理想并联谐振电路为什么在谐振点阻抗最大

电路理论里，LC并联谐振是一个绕不开的模型。L和C并联，在谐振频率 f0 = 1/(2π√(LC)) 处，电容的容抗和电感的感抗大小相等、方向相反，支路电流互相抵消，从外部看等效阻抗趋于无穷大，这是理想无损耗情况。用一个数值感受一下：L=10μH、C=10nF，√(LC)=√(1e-13)≈3.16e-7秒，f0≈1/(6.28*3.16e-7)≈503kHz。也就是说，一个10μH电感和10nF电容并联，在503kHz附近对外呈现高阻抗。设计陷波器就是利用这一点：把某一个窄带频率挡在通道外。设计选频网络则是反过来把它用作带通。

但理想模型的成立条件很苛刻：L和C都必须是纯无源、无损耗的器件。一旦给电感串入一个直流电阻，谐振阻抗马上从无穷大掉到一个有限值。推导起来也不难：在谐振频率附近忽略电容损耗时，并联回路的等效阻抗峰值约等于 L/(RC)。同样用 L=10μH、R=0.5Ω、C=10nF 计算，L/(RC)=1e-5/(0.5*1e-8)=2kΩ。从“无穷大”变成2kΩ，这就是损耗的代价。还有一个更直观的关系式：谐振阻抗峰值约等于 Q 乘以特征阻抗 √(L/C)，特征阻抗在这个例子里是31.6Ω，Q越高峰值越高，选择性越好。

3.2 实际电感线圈：直流电阻、分布电容、磁芯损耗

标题里特意强调“实际电感线圈下的并联谐振”，因为真实电感和理想电感差太多。一个线圈的等效模型至少包含三部分。

直流电阻 R_DCR 是铜线的自身电阻，随温度升高而增大，直接决定线圈的低频损耗，也是谐振Q值的主要限制因素。分布电容 Cp 来自线圈匝间、层间以及引线之间的寄生电容，绕线层数越多、电压越高、骨架介质越厚，Cp越不可忽略。磁芯损耗则来自铁氧体、铁粉芯等磁芯材料在交变磁场中的磁滞损耗和涡流损耗，频率越高损耗越明显，工作温度升高时损耗也会加剧，等效为一个随频率变化的电阻。

这三个寄生参数对并联谐振的直接影响主要有三点。第一，谐振频率发生偏移。外部并联C=1nF，线圈自身Cp=20pF时，等效谐振电容其实是1.02nF，谐振频率约比理论值低1%。这个偏移看似不大，但用在窄带陷波时，1%的偏差就可能让目标频点完全滤不掉。第二，Q值下降。Q=2πfL/R_DCR，R_DCR越大Q越小，谐振峰越钝，选择性越差。第三，高频下Cp和L自己也会谐振，形成线圈的自谐振频率（SRF）。如果工作频率接近SRF，电感将逐渐变成电容性，整个并联谐振行为会完全乱掉。选择器件时，可以先查电感规格书里的SRF，确保工作频率远低于它，一般至少留3到5倍余量。

3.3 带损耗的参数变化：算给你看

把上一节的参数完整算一遍，方便你对着抄作业。取电感 L=10μH、R_DCR=0.5Ω、C=10nF。

谐振频率 f0≈503kHz；感抗 XL=2πf0L≈2π503kHz10μ≈31.6Ω；谐振阻抗峰值 Zmax≈L/(R_DCRC)=10μ/(0.510n)=2kΩ；Q值≈XL/R_DCR=31.6/0.5≈63。如果R_DCR增大到2Ω，Q掉到约15.8，Zmax变成500Ω。同样是并联谐振，损耗差异带来的阻抗峰值可以相差4倍，带外抑制能力也天差地别。

再把 Cp=20pF 考虑进去，10μH 电感的自谐振频率约为 1/(2π√(10μ*20p))≈11.2MHz，外部谐振点在503kHz，距离自谐振还很远，Cp的影响很小。但如果你为了缩小体积选了高电感量的线圈，比如1mH，SRF往往只有几百kHz到1MHz左右，再并一个小电容去谐振，就很容易和SRF纠缠在一起。我之前试过用一颗高电感量贴片电感做低频谐振，标称SRF只有两三MHz，而整个回路的谐振点正好也在两三MHz附近，无论怎么调整外部电容，阻抗曲线都歪得不正常。后来换成SRF高一个数量级的电感，问题才消失。

3.4 并联谐振在电路里的三个实际用法

实际应用主要有三类。第一类是陷波，或者说带阻。把LC并联谐振电路串在信号通路里，谐振频点呈现高阻抗，把特定频率挡掉，常用于滤除开关电源的基波干扰。第二类是选频网络，用于振荡器、中频放大器里选出目标频率，配合Q值决定带宽。第三类是EMC整改，当传导发射测试出现某个窄带超标时，在路径上加入并联谐振电路压制特定频点，但谐振点附近的阻抗峰值会被负载电阻拉低，效果需要实测确认。

用起来也有一个陷阱：并联谐振回路的高阻抗只有在“并联”接入信号路径时才有意义，如果信号是从谐振回路两端取出，要考虑源阻抗和负载阻抗对Q值的影响。负载太轻，阻抗太小，会把Q值拉低，选择性变差。同时，Q值也不是越高越好。高Q意味着谐振峰又尖又窄，元件容差和温度变化很容易让实际谐振点偏离目标，所以在很多工程场景里反而会故意加阻尼电阻把Q值压下来。

4. EMI滤波、光耦输入保护和电流采样：三块工程实例

4.1 EMI滤波电路怎么搭

EMI滤波电路在电源输入端口很常见，典型拓扑是共模电感加X电容、Y电容，再视需要加差模电感，构成多级低通。共模电感两个绕组绕在同一磁芯上，正常工作电流产生的磁场互相抵消，所以不容易饱和；共模电流方向相同，磁通叠加，呈现一个大电感。X电容跨接在两根电源线之间，负责差模滤波，但X电容容量不能随意加大，它直接关系到放电安全，而且需要配套放电电阻。Y电容从线到地，负责共模滤波，容量受漏电流限制，太大就会带来安全问题。

一个容易被忽略的点：EMI滤波器里的电感和X电容本身也是一个LC谐振回路。如果这个谐振频率落在开关电源工作频率附近，滤波效果不但打折，还会把某一频点的噪声放大。常规做法是让滤波器截止频率比开关频率低一个数量级以上，定版前用噪声频谱仪看整条传导发射曲线有没有异常尖峰。另外，共模电感的漏感虽然对差模噪声有一点衰减作用，但漏感分散性很大，不能作为差模滤波的主要依赖，该放差模电感的地方还是要放。

4.2 光耦输入端滤波保护电路怎么搭

光耦是容易出现误动作的器件，输入端一个窄脉冲就可能让输出翻转。热词里说的光耦输入端滤波保护电路，本质上是用RC低通把窄脉冲干扰滤掉，同时加保护二极管防止过压损坏。典型接法：输入端串联限流电阻R1，在发光二极管两端反向并联一个二极管，再在输入端口并联滤波电容C1。R1和C1组成的时间常数，决定了光耦能响应的最小脉冲宽度。

如果要传1kHz方波，脉宽0.5ms，RC时间常数控制在脉宽的1/5以内比较稳，也就是不大于100μs，取 R1=1kΩ、C1=100nF 刚好。输入侧再用一个小电阻限制电流，μs级干扰毛刺被RC低通削掉，输出侧用施密特触发器恢复方波边沿。如果干扰更强，可以在输入侧加一个磁环，或者把RC拆成两级。实际调试时还要注意一个细节：光耦导通后发光二极管本身会把电压钳位，RC充电过程不是完全线性的，所以实际脉宽损失比纯RC预测的小一些，但设计时仍按最坏情况留裕量。

4.3 并联谐振在电流采样输入滤波中的用法

回到电流采样电路。如果噪声有个固定的窄带，比如开关噪声基波在200kHz，可以尝试在差分输入端并联一个LC串联谐振回路，让谐振点在200kHz处提供一个低阻抗旁路，把该频点的差模干扰泄放掉。这里的LC串联谐振和标题里的并联谐振互为对偶：串联谐振时阻抗最低，适合把噪声引到地；并联谐振时阻抗最高，适合阻塞噪声。二者常常配合使用：先利用LC串联谐振把某一频点的噪声旁路，再利用RC低通把残余高频削弱。

设计这个LC串联回路时要注意Q值不要太高。Q太高会使低阻抗频带过窄，元器件误差稍微偏一点就失谐。通常可以故意串一个小电阻来降低Q值，牺牲一点陷波深度，换取带宽和稳定性。这也是实际电路和书本例题差别很大的地方：书本里追求极致的Q，工程上往往反过来限制Q，目的都是为了在全温度范围、全批次范围里依然有效。

5. 实测中遇到的典型问题与排查技法

5.1 加了滤波电容，噪声反而变大

这种情况我遇到不止一次。一次在某电源板输出端，并了多个陶瓷电容后，实测波形在2MHz多了一个尖峰。拆掉部分电容，尖峰消失。排查过程是这样的：先用示波器FFT确认尖峰频率约2.3MHz，然后根据板上走线长度估算寄生电感，再查电容自谐振和走线谐振。最后确定是输出电容与电源到负载之间的走线电感形成了串联谐振，在2.3MHz处阻抗谷值太小，导致该频点电流被放大，形成噪声增强。

解决方法是改用自谐振频率更高的小容量低ESL电容，把电容放在负载引脚附近，缩短走线，同时在LC路径上串一个很小的阻尼电阻，通常0.1Ω到0.5Ω，压制谐振峰。理论计算可以支撑这个操作：串联RLC电路的品质因数Q=√(L/C)/R，串入R后Q值下降，谐振峰被压平。这里Q和带宽的关系，是我每次讲滤波都要强调的：滤波电路一旦引入了L和C，就不可能绕开谐振，关键是想办法让谐振点避开工作频段，或者用阻尼把它按下去。

5.2 并联谐振点和预设频率对不上

按L和C计算出来的并联谐振点，实测却偏差明显，要先怀疑两件事：一是电感的分布电容，二是探头和夹具的附加电容。用示波器10:1探头测量高阻谐振节点时，探头输入电容通常在10pF左右，这个电容直接并联在谐振回路上，足以把谐振频率拉低好几个百分点。高频测量时更明显，我曾用普通探头测一个3MHz的谐振点，读出来只有2.6MHz左右，换上一个低电容探头后读数马上接近预期。

所以在评估高频谐振电路时，测量工具本身的寄生参数必须纳入考量。一个高阻节点，探头电容的影响远比你想象的大。如果手头有网络分析仪或者阻抗分析仪，直接测谐振回路的阻抗模值曲线是最可靠的；没有仪器时用信号发生器加示波器，把电路接成陷波形式扫频观察也可以，但读数时要扣除探头电容的影响。

5.3 陷波器Q值太高，一降温就跑偏

设计陷波器时，如果追求“很深很窄”，实际做出来往往很难用。温度一变，电感磁芯的磁导率发生变化，元器件容差再叠加进去，陷波频点很容易偏出去。我的习惯是给谐振回路串一个小电阻，把Q值限制在20到50之间。举例：在10μH、10nF的并联谐振回路上串一个1Ω电阻，Q值从几十降到十几，陷波深度变浅，但工作温度范围和批次一致性大幅提升。

很多工程指标卡的并不是最大深度，而是在全温度范围内依然有效。电源EMC整改尤其如此，谐振器件本身的温度系数就很大，你上午调好的陷波点，下午板子一热可能就跑掉了。与其追求完美深坑，不如设计一个宽一点、稳一点的坑。

5.4 光耦误动作：源头治理比堆滤波更有效

有一次某控制板的光耦在继电器动作瞬间频繁误触发。排查后看到输入侧波形有一个几十微秒、幅度很大的毛刺，让光耦导通。单纯加大输入电容虽然能把毛刺压掉，但有用的控制信号也变圆了，频率一高就丢失。最后的方案：输入侧用电容把毛刺从几十μs压到几μs，输出侧加施密特整形恢复波形，同时继电器线圈两端加了续流和RC吸收，把干扰源本身削掉。这个案例的启示是：滤波保护不能只盯着被干扰的器件，源头治理往往更有效，一个RC吸收网络省掉后面不少麻烦。

最后分享一个我用得很顺手的习惯：每次改完滤波或谐振电路，都用示波器的FFT扫一遍整个频带，而不仅仅是看时域波形。只看时域容易漏掉窄带尖峰，FFT能把这些“隐形噪声”放到眼前；一旦发现某个频点异常，再回头对照原理图和布局，绝大多数问题都能定位到寄生参数上。这一节笔记没有堆公式，我想表达的核心是：滤波电路和并联谐振，最终都要回到对实际元件寄生参数的理解上。你手里的电感和电容，远没有理想模型那么听话，我自己也被它们坑过很多次。下次调试时如果再遇到“加了电容反而更吵”，先别急着怀疑电容质量，量一量谐振点在哪里，往往答案就出来了。