简介：面向嵌入式硬件工程师与以太网开发者的W5500设计资料包，围绕集成全硬件TCP/IP协议栈的W5500控制器，提供从原理图识读到PCB实现、封装库调用的完整参考，适合正在设计网络模块、物联网终端或工业控制板的中级学习者。压缩包共16个文件、约2.64MB，含Altium原理图与PCB工程、原理图库和PCB封装库，以及PDF参考电路、PNG预览图等；工程文件可查看电源、接地、SPI、中断、PHY及时钟等连接关系，库文件便于核对QFN48焊盘与实物封装，预览图可快速把握模块结构。已有1052人学习。资料结合W5500与RJ45接口电路，可辅助检查电源滤波、布局布线、信号完整性和封装匹配，帮助读者理解从选型到制板的关键环节。

1. 一块「插上网线就能通」的板子，难点其实不在协议栈

很多人第一次做以太网相关的毕设或课设，默认难点在协议栈：TCP 三次握手、ARP 超时、重传机制，光看代码就头大。真做下来才会发现，协议那一层反而是最省心的——芯片内部已经把硬件 TCP/IP 做死了，MCU 只要往寄存器里塞八个字节的 IP 和掩码，socket 就能打开。真正让人反复打板、反复改版的地方，在原理图和 PCB 上：25MHz 晶振不起振、PHY 偏置电阻贴错一个值、差分对跨了地平面，最后表现出来的现象都一样——网口灯亮着，ping 不通。

这套以原理图、PCB 文件和封装库三件套为核心的以太网硬件方案，解决的就是这一段最容易翻车、又最缺少完整参考的设计。它适合三类人：正在做「以太网通信」方向毕设、需要一个能跑通的最小硬件平台的；做嵌入式课设、要交一份完整原理图加 PCB 的；以及从业者要为一个带网口的产品快速搭一版验证板的。下面按需求、架构、原理图、PCB 与封装、排错、验收的顺序，把这块板子从纸面推到能交付。

2. 需求与选型：为什么把 TCP/IP 扔给硬件，而不是塞进 MCU

2.1 需求拆解：从「能联网」拆到四个硬指标

做方案之前先把「能联网」这句话拆开，否则选型全是拍脑袋。以太网这一块，真正要落到的指标通常有四个：一是链路层能不能稳定自协商到 10/100M 全双工，这决定了对端交换机能认出你；二是吞吐能不能撑住应用的数据量，串口转以太网这类场景，实际有效带宽往往只要几百 kbps，但图像或采集类场景会要求 5Mbps 以上；三是主控资源占用，MCU 的 RAM 有多大、有没有余量跑一个软件协议栈；四是开发周期，能不能在答辩或交付节点前把通信跑通。

把这四个指标列成一张表，选型就不再是玄学：

这张表里最容易被忽略的是最后一行。软件协议栈方案一旦 ping 不通，你分不清是硬件没通、还是协议栈没跑起来、还是缓冲配小了；而硬件协议栈方案里，芯片有一个版本寄存器和一个 PHY 配置寄存器，读一次就能把「硬件活着」和「链路起来了」这两件事分开验证。做毕设最怕的就是这种混合故障，时间全耗在猜上。

2.2 选型对比：三种常见方案的取舍

市面上做以太网接入，常见三条路。第一条是主控自带 MAC，外挂一颗 PHY，走 RMII 或 MII 接口，适合主控本身就有 MAC 外设、且对吞吐要求高的场景，缺点是引脚多、时序约束严，PCB 层数和布线难度上一个台阶，对学生板不友好。第二条是纯软件协议栈，用 MCU 的普通 IO 加一颗PHY，或者干脆用 SPI 网卡芯片，优点是便宜，缺点是主控压力大。第三条就是这套方案采用的硬件协议栈芯片路线：芯片内部集成 MAC、PHY 和完整的 TCP/IP 协议栈，对外只暴露一个 SPI 接口。

这条路线对做毕设和课设的人来说，最大的价值是「边界清晰」。SPI 是同步串行总线，四根线，时钟、片选、收发，逻辑分析仪挂上去就能看到每一帧；芯片的寄存器是内存映射式的，读版本寄存器能确认芯片活着，读 PHY 配置寄存器能确认链路状态，读 socket 状态寄存器能确认连接走到哪一步。整条链路上没有黑匣子，出问题一定能定位到某一环。

代价也要说清楚：SPI 是瓶颈。芯片支持的 SPI 时钟上限不低，但实际板子上受走线长度、主控 SPI 外设能力、以及软件轮询效率限制，跑起来通常先稳在 8～20MHz，换算下来有效吞吐在几兆比特每秒。如果方案要求跑满百兆，这条路不合适，得回到 MAC + PHY 的架构。所以选型的第一句话应该是：先看吞吐要求，再看开发周期。

2.3 资源包里有什么：三件套各自的定位

这套资源包由原理图、PCB 文件和封装库三部分组成，三者的用途完全不一样，接手时不要混着看。

原理图负责回答「怎么连」。它把电源、晶振、PHY 偏置、网络变压器、RJ45、SPI 排针这几块画清楚，关键网络的阻容值都标在图上，是理解整个方案最快的入口。看原理图的顺序建议是：先找电源入口和稳压，再找晶振和复位，然后沿着芯片的差分引脚往下走到变压器和 RJ45，最后回到 SPI 那一侧。这条路径走完，整块板子的信号流就清楚了。

PCB 文件负责回答「怎么摆、怎么走」。它体现的是布局分区、地平面处理、差分对走线、隔离带的实际做法。这部分的价值不在于「照着画一遍」，而在于看别人怎么在四层板里塞下网络变压器和 RJ45，怎么处理变压器下方的挖空，怎么把 SPI 那几根线走短。

封装库负责回答「焊盘多大」。这是最容易被低估的一块：焊盘外扩不够，回流焊出来就是虚焊；1 脚标识不清，贴片厂贴反了整板报废。资源包里带封装库，等于把 LQFP 芯片、阻容、变压器、RJ45 这几个关键器件的焊盘尺寸都定好了，省掉自己按数据手册重算一遍的时间，也避免了「按手册算出来和实际钢网对不上」的返工。

3. 总体架构与原理图落地：四段式划分与上电初始化

3.1 四段式划分：电源、时钟、网络接口、SPI

整块板子按功能切成四段，每段有自己的边界和检查点，这样调试时可以逐段隔离。

第一段是电源。芯片是 3.3V 单电源供电，内部集成稳压，外部只需要在其对应引脚挂去耦电容。这一段的关键不是「有没有 3.3V」，而是「3.3V 在一瞬间的跌落有多大」——以太网收发瞬间电流会有跳变，去耦不足会直接导致链路断开重连。通常的做法是每个电源引脚配 0.1μF，芯片电源入口再放一颗 10μF，两级配合，小电容管高频、大电容管低频。

第二段是时钟与复位。芯片外部需要一颗 25MHz 晶振，负载电容按晶振规格书取值，不要直接抄别人的 22pF。复位引脚上拉加电容构成上电复位，同时预留一个测试点，方便示波器抓复位波形。

第三段是网络接口。这是整块板子的重头戏，从芯片的差分引脚出来，经网络变压器，到 RJ45。中间的端接电阻、中心抽头供电、Bob Smith 端接，每一处都有讲究，下一节展开。

第四段是 SPI 与主控的连接。四根信号线加一根中断线，排针引出。这一段的边界是「主控能不能读到芯片的版本寄存器」，读到了，说明电源、时钟、SPI 三件事同时成立，可以进入下一步。

3.2 关键参数怎么定：三个不能拍脑袋的数值

原理图上有三个数值，拍脑袋改一个，板子就废一半。

第一个是 25MHz 晶振的负载电容。晶振规格书会给一个 CL 值，常见是 8pF 或 10pF，板上的两颗电容 C1、C2 不是直接等于 CL，而是按 C1 = C2 ≈ 2×(CL − Cstray) 估算，Cstray 是走线和引脚寄生电容，通常按 3～5pF 估。所以 CL=10pF 时，两颗电容大概落在 12～15pF，而不是常见的 22pF。用 22pF 的后果是频率偏低，链路能起来但误码率上升，属于典型的「能通但不稳」。

第二个是 PHY 的偏置电阻。芯片有一个专用的偏置引脚，要求外接一颗精度 1% 的 12.4kΩ 电阻到地，这个阻值决定内部偏置电流，直接影响发送幅度。贴成 12kΩ、或者用了 5% 精度的电阻，现象是链路能协商上、但长距离或高温下丢包。这是血泪经验里最常见的一条。

第三个是差分端的端接电阻。参考设计里差分网络侧通常给 49.9Ω 一类的端接，中心抽头经 10Ω 电阻加 0.1μF 电容接 3.3V。这几个值不要自己发挥，照参考设计抄，因为它们是和变压器变比、芯片输出阻抗一起算出来的，改一个就破坏了匹配。

提示：这三个数值在原理图上要单独标注「不可替换」，并在 BOM 里注明精度要求，否则采购环节很容易用通用料替代。

3.3 上电初始化：用代码把硬件状态读出来

硬件画完，第一件事不是写应用，是写一段能证明「硬件活着」的初始化。芯片的 SPI 帧格式是三字节头加数据：两字节地址、一字节控制字，控制字里高五位是块选、第三位是读写方向、低两位是突发模式。把这段封装好，后面所有寄存器操作都基于它。

/* W5500 SPI 帧：2 字节地址 + 1 字节控制字 + 数据 */ /* 控制字 = BSB[4:0]<<3 | RWB<<2 | OM[1:0] */ #define BSB_COMMON 0x00 /* 通用寄存器块 */ #define BSB_S0_REG 0x08 /* Socket 0 寄存器块 */ static void w5500_write(uint8_t bsb, uint16_t addr, const uint8_t *buf, uint16_t len) { uint8_t hdr[3]; hdr[0] = (uint8_t)(addr >> 8); /* 地址高字节，先发 */ hdr[1] = (uint8_t)(addr & 0xFF); /* 地址低字节 */ hdr[2] = (uint8_t)((bsb << 3) | 0x00); /* 写：RWB=0，OM=00 变长模式 */ CS_LOW(); spi_xfer(hdr, 3); /* 三字节头先出去 */ spi_xfer((uint8_t *)buf, len); /* 数据紧跟其后 */ CS_HIGH(); /* 片选拉高，本次事务才真正提交 */ }

这段代码有两个容易写错的地方。一是字节序，地址是高字节在前，写反了会写到别的寄存器上，现象是「写进去读出来不对」；二是片选时序，三字节头和数据必须在同一次片选拉低期间连续发完，中间不能抬片选，否则芯片会把数据当成新一帧的地址头。

有了这个基础函数，就可以做三件事：读版本寄存器确认芯片型号、读 PHY 配置寄存器确认链路、配好 MAC 和 IP。

/* 上电自检 + 网络参数配置，顺序不能乱 */ static int net_bringup(void) { uint8_t ver = w5500_read8(BSB_COMMON, 0x0039); /* VERSIONR */ if (ver != 0x04) return -1; /* 读不到就是 SPI 或电源问题 */ uint8_t mac[6] = {0x00,0x08,0xDC,0x11,0x22,0x33}; uint8_t gw[4] = {192,168,1,1}; uint8_t sn[4] = {255,255,255,0}; uint8_t ip[4] = {192,168,1,100}; w5500_write(BSB_COMMON, 0x0009, mac, 6); /* SHAR 源 MAC */ w5500_write(BSB_COMMON, 0x0001, gw, 4); /* GAR 网关 */ w5500_write(BSB_COMMON, 0x0005, sn, 4); /* SUBR 子网掩码 */ w5500_write(BSB_COMMON, 0x000F, ip, 4); /* SIPR 源 IP */ /* 重试时间与重试次数，默认值偏激进，弱网下建议放宽 */ w5500_write16(BSB_COMMON, 0x0019, 0x07D0); /* RTR：200ms */ w5500_write8 (BSB_COMMON, 0x001B, 0x08); /* RCR：重试 8 次 */ return 0; }

参数说明：RTR 的单位是 100μs，0x07D0 等于 2000，也就是 200ms 超时；RCR 是重传次数。这两个值决定了链路不稳定时的表现——超时太短、重试太少，应用层会看到莫名其妙的连接断开；太长则在真故障时卡住很久。通常的做法是先用默认值跑通，再按现场网络质量调。

链路状态的确认不要靠「看灯」。灯只反映 PHY 的自协商结果，不反映主控和芯片之间的 SPI 是否正常。稳妥的做法是读 PHY 配置寄存器的最低位，为 1 表示链路已建立，再配合读 socket 状态寄存器，看到从初始化态走到已建立态，才算整条链路打通。

4. PCB 与封装库：100Ω 差分、隔离带与焊盘尺寸的实操

4.1 布局分区：四块区域和一条隔离带

四层板的叠层通常是信号—地—电源—信号，这个叠层的价值在于第二层完整地平面，所有信号都能找到最近的回流路径。布局按四块区域切：主控与 SPI 区、芯片与晶振区、网络变压器区、RJ45 接口区。四块区域的顺序就是信号流的方向，从 SPI 那头一路往接口那头排，避免回流。

最关键的是变压器和 RJ45 之间的那条隔离带。变压器的作用之一就是电气隔离，如果隔离带两侧的铜箔连在一起，隔离就形同虚设。做法是：变压器本体下方所有层挖空，不铺铜；变压器到 RJ45 之间的区域做净空处理；RJ45 的金属外壳和屏蔽壳单独接机壳地，与板内数字地之间通过一颗高压电容和一颗高阻电阻桥接，位置放在隔离带的靠接口一侧。

这条隔离带在 PCB 上要画成明确的丝印框，并在装配图上标出来，因为它同时也是结构上的爬电距离要求。板子做回来如果发现隔离带被铺铜填满了，别抱侥幸心理，飞线割铜是必须做的。

4.2 差分对走线：100Ω 与等长的具体做法

差分对从芯片引脚出来，经端接电阻到变压器初级，这一段要按 100Ω 差分阻抗控制。四层 1.6mm 板、L1 到 L2 介质厚度 0.2mm 左右的情况下，线宽 0.2mm、间距 0.2mm 的差分对大致落在 100Ω 附近，具体数值一定要用叠层阻抗计算器按实际板厂参数算一遍，不同板厂的半固化片厚度差异会让结果偏离十几欧姆。

等长的控制分两级：对内两根线的长度差控制在 5mil 以内，两对之间（收与发）的长度差放宽到 50mil 以内即可。走线尽量走直线，必须拐弯时用 45 度或者圆弧，不要用 90 度直角。差分对下面必须是完整地平面，绝对不能跨分割——跨分割的后果是回流路径断裂，共模噪声大幅上升，现象是链路能起来但大流量下误码。

还有一条常被忽略：差分对不要打过孔。如果布局上实在避不开，两个过孔要对称放，且过孔之间的间距和差分间距一致，别一个上一个下。

4.3 封装库：焊盘外扩与 1 脚标识

封装库这一块，能省的时间比想象中多，但前提是会用。芯片是 LQFP-48、7×7mm、0.5mm 间距的封装，焊盘尺寸按 IPC 的通用做法：焊盘长度取引脚长度加两端各 0.2～0.25mm 的外扩，焊盘宽度取引脚宽度加 0.15～0.2mm。以 0.5mm 间距、引脚宽 0.22mm 为例，焊盘宽度落在 0.28～0.30mm，此时相邻焊盘之间的间隙还有 0.2mm 左右，既不会连锡，也不会因为太窄导致立碑。

封装做好之后有三件事必查。一是 1 脚标识，芯片和变压器都要在丝印上有明确的圆点或斜角，同时焊盘 1 号位的编号要在装配图上可见。二是焊盘编号与原理图符号严格一一对应，尤其是变压器这种 1 脚在角落、绕组分收发的器件，编号错一位就是收发放反。三是加上 3D 模型，用三维视图和结构件比对一下，RJ45 的高度和开口位置对不对，这一步能省掉一次打板。

4.4 生产文件与钢网

出生产文件之前，把丝印层、阻焊层、助焊层都过一遍。阻焊开窗一般比焊盘大 0.05～0.1mm；钢网开孔对 0.5mm 间距的芯片建议按 1:1 或者略微内缩，面积比控制在 0.66 以上，否则锡量不足。这些参数在打样的时候可以直接写在工艺说明里，板厂和贴片厂会按你的要求做，不写就按他们的通用规则，通用规则对小间距芯片不一定最优。

5. 避坑与排查：五个让板子「灯亮不通」的典型故障

5.1 现象：网口灯完全不亮，链路起不来

原因：最常见的两个，一是 PHY 偏置引脚上的电阻贴错，用了 12kΩ 或者 5% 精度的料；二是变压器中心抽头的供电没接上，或者 10Ω 电阻虚焊。这两种情况下，芯片内部完全正常，SPI 也能读到版本寄存器，但模拟前端没有工作点。

解决：拿万用表量偏置引脚对地的阻值，必须是 12.4kΩ 附近；再量变压器中心抽头对 3.3V 的阻值，应该是 10Ω 左右。两个值不对，先修硬件再谈软件。这类问题不会自己好，别指望换个网线解决。

5.2 现象：能 ping 通，但大包丢、传文件总断

原因：差分对跨了地平面分割，或者变压器下方没挖空、铺铜把隔离带填了。这时共模噪声大幅上升，小包侥幸能过，大包就崩。另一个可能是 SPI 时钟跑太高，超过了当前走线长度能支撑的上限，表现为「配置能写进去，连续收发就出错」。

解决：先降 SPI 时钟到 8MHz 复测，如果问题消失，说明是时序余量不足，检查 SPI 走线是否过长、有没有串阻；如果问题依旧，回头看 PCB 的差分对和隔离带，用万用表量一下隔离带两侧是否导通。这一条是典型的「软件背锅、硬件真凶」。

5.3 现象：读版本寄存器读回 0x00 或 0xFF

原因：0x00 通常是 MISO 一直被拉低，可能是片选没接对、芯片没供电；0xFF 通常是 MISO 一直高，可能是芯片没起振、复位一直有效。还有一种情况是 SPI 模式选错，时钟极性和相位与芯片要求不匹配，采到的数据整体错位。

解决：先量电源和复位引脚电压，再拿示波器看晶振是否起振（注意探头电容会影响起振，最好用低电容探头或者看芯片的时钟输出）。都正常的话，把 SPI 时钟降到 1MHz，用逻辑分析仪抓一帧完整的读操作，逐位比对三字节头，错位通常在控制字那一位上。

5.4 现象：同一批板子，有的能通有的不通

原因：焊盘外扩不足导致的虚焊，尤其是 LQFP 四周的引脚，肉眼几乎看不出来。另一种是钢网开孔偏小，小间距芯片锡量不够，回流后引脚和焊盘只是「搭上」而不是真正润湿。

解决：把不通的板子拿到显微镜下看引脚根部，或者直接用热风枪补焊一遍再测。如果补焊后就好了，说明是焊接问题，回头改封装库的焊盘外扩和钢网开孔。这个坑在打样阶段很常见，小批量做十块板，总有一两块中招，别一开始就怀疑芯片坏了。

5.5 现象：连续跑几小时后自动断线重连

原因：电源去耦不足。以太网收发是突发式的，瞬间电流跳变在去耦不够的板子上会造成 3.3V 跌落，芯片内部复位或者 PHY 重新自协商。另一种可能是 LDO 余量太小，输入输出电压差不够，带载后输出跌落。

解决：在芯片电源入口补一颗 10μF 陶瓷电容，就近放置；用示波器在收发瞬间抓 3.3V 波形，看跌落幅度，超过 5% 就要处理。LDO 选型时留足压差和电流余量，别按典型值卡着选。

6. 验收与答辩：怎么证明这块板子真的能通

验收这件事，最忌讳「我这儿能 ping 通」一句话带过。稳妥的做法是把验证拆成分级清单，每一级都有明确的判据和记录，答辩的时候照着表讲，比讲一百句「功能正常」有说服力。

L1 到 L3 是硬件验收，L4 到 L6 是系统验收。中间最容易被跳过的是 L2——很多人直接从 L1 跳到 L4，结果 ping 不通的时候不知道问题在硬件还是软件。L2 这一级只要有逻辑分析仪，五分钟就能做完，收益极高。

答辩环节有几个技巧。第一，准备一张分层讲解图，从电源、时钟、网络接口、SPI 四段讲，每一段说清楚「我为什么这么设计」，而不是「我画了什么」。评委更关心取舍，比如为什么选硬件协议栈、为什么四层板、为什么隔离带这么宽。第二，主动讲一个你踩过的坑，比如偏置电阻贴错导致链路起不来，讲清楚现象、定位过程、怎么解决的，这比讲功能完整更能体现你真的动手了。第三，把寄存器读出来的原始数据截图留着，这些是硬件活着的直接证据，比任何描述都硬。

还有一个具体技巧：验收前先把 L4 的 ping 测试脚本跑一遍并保存日志，答辩现场如果网络环境不可控（比如会场没有可用交换机），至少你有完整的测试记录。带一块备用板和一个已配置好的小型交换机，现场演示时能省掉大量意外。

从那以后我每次出网络相关的板子，都强制走一遍「先读版本寄存器、再读链路状态、最后才 ping」这个顺序，中间任何一步不过就停下查硬件，绝不在软件层瞎改。这套习惯帮我省掉的返工时间，比任何调试技巧都多。希望帮到你。

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