简介：基于CS5801AN的HDMI转eDP/DP参考设计电路原理图，面向显示接口、嵌入式硬件及主板开发工程师，适用于视频转换、扩展坞、投屏器与Type-C转DP/eDP等产品预研和原理图设计阶段。整套图纸按功能模块展开，包含HDMI输入端口、CS5801AN主芯片、eDP/DP输出端口、电源管理模块以及reset与测试点，并标注HDMI_DVDD12、DP_AVDD33、VCC_ON等供电和开关信号，同时给出HDMI_SRC_DET、HPD、AUX、I2C配置总线等关键信号，便于核对上电时序、复位设计、输出通道布局与调试测试接口。资源为1个PDF文件，压缩包约775KB；从预览可看到完整的主芯片管脚定义、去耦电容配置、测试点预留、晶体时钟与电源树关系，能辅助原理图绘制、硬件调试和信号测量，也可作为外围电路选型和PCB布局的参考。已有1470人学习浏览，适合需要快速搭建HDMI转eDP/DP方案、评估CS5801AN外围电路或排查相关硬件问题的工程师参考。
1. HDMI转DP：一颗芯片里藏着一整条协议栈
很多人第一次看到这份CS5801AN参考设计时，会误以为它只是个“电平转换器”：输入四对HDMI差分线、输出四对DP差分线，中间一颗芯片加几路电源，看起来比MCU最小系统还简单。但实际上，HDMI和eDP/DP之间没有任何一帧数据是直接“搬移”过去的——TMDS的8b/10b编码、数据通道结构、时钟恢复机制，与DP的Main Link、AUX握手和Link Training完全是两套语言。CS5801AN真正在做的事情，是把HDMI的TMDS流整体解包，还原成像素和时序，再按DP的协议重新打包、加扰、编码后送出去。理解这颗芯片的电路原理图，本质上是理解一条迷你协议转换栈：从物理层差分对，到数据链路层的通道映射，再到电源域和时钟域的配合。搞懂这张图，你就能看懂市面上大多数HDMI转eDP转接板为什么那么设计、哪些元件是保命用的、哪些引脚是调试预留的。
2. 信号链路：从TMDS差分对到DP Main Link，转换发生在哪一层
2.1 输入侧：HDMI的4对差分线与5V检测
先看原理图左侧的HDMI输入连接器J2，它暴露了HDMI源端的全部秘密：三对数据差分线（D0、D1、D2）、一对时钟差分线（CK），外加I2C用的SCL/SDA和热插拔HPD。这里有个很容易被忽略的设计点：HDMI的TMDS时钟是独立传输的，接收端不需要从数据里恢复时钟，CK_P/CK_N这对差分线直接决定了像素时钟的频率。这也解释了CS5801AN输入侧为什么那么多AVDD和DVDD引脚——TMDS接收器内部有大量的CML放大器，每个差分对的偏置电路都需要干净的供电。原理图上有一颗R18（100kΩ）从HDMI_5V拉到HDMI_SRC_DET，这是“源端插入检测”电路。HDMI规范里规定源端（播放器、显卡）会在5V引脚上输出5V，接收端通过检测这个电压判断线缆是否插入。100kΩ上拉不是随便选的——它既要保证漏电流足够小，不让悬空时误触发，又要让灌入的电流够驱动后级检测电路。参考设计里还在SCL/SDA上各放了一颗47kΩ电阻（R16、R17）到5V，这是HDMI DDC通道的标准上拉，没有它们，源端读不到接收端EDID时根本不会启动输出。
2.2 输出侧：DP的Main Link结构与AUX通道
再看法则图右侧的DP连接器J3，引脚定义和HDMI完全不同：四对Main Link（TX0～TX3）、一对AUX差分线（AUX_P/AUX_N）、加HPD。DP协议里的Main Link没有独立时钟线，时钟信息靠链路两端的时钟恢复电路从数据里提取。这就是CS5801AN里GTX_AVDD12_PLL和GTX_AVDD33_PLL存在的意义——四对高速串行通道共用一个PLL，必须保证供电纹波极小。另一个值得关注的是DP_AUX_P和DP_AUX_N这对差分线，它承担了DDC、链路训练、EDID读取等全部低速通信任务。原理图上AUX一对线上标注了从主芯片出来的DP_TX_AUX_P/N，中间没有加任何上拉电阻，这是因为AUX是双向半双工差分总线，阻抗匹配靠连接器端，偏置则由芯片内部提供。参考设计把DP_Power（R15标注NC/0Ω）做成可选项，正常DP Source输出时不需要外部供电，但如果做的是DP转接盒，可能需要通过这个引脚给显示器侧供电。0Ω电阻的位置，就是给你根据实际产品形态留的后手。
2.3 核心转换：CS5801AN怎样把TMDS“重打包”成DP
从原理图引脚排布能反推芯片内部的大致数据流：HDMI侧的四对差分线进来后，经过TMDS接收器的均衡和时钟恢复，进入解串器（Deserializer）把串行位流转成并行像素数据；接着在内部完成色彩空间转换（如果有需要的话），再把像素数据连同时序同步信号一起塞进DP的发射器。DP发射器里有一个关键机制叫Link Training（链路训练），CS5801AN必须和显示器反复协商：用几对通道（1/2/4 lane）、跑多高的速率（RBR 1.62Gbps、HBR 2.7Gbps还是HBR2 5.4Gbps）。协商的过程就是通过AUX通道发送一系列的TP（Training Pattern）序列。这也是为什么原理图上DP输出侧每个差分对都标了P和N——四对线必须一一对应，如果PCB布线时把某一对的P/N或者lane顺序接反，Link Training会失败或者显示花屏。芯片提供一个叫“DP TX PN SWAP”的测试点（TP5、TP6标注位置），就是为了在硬件已经做错的情况下，还能通过软件配置交换极性，给板子“续命”。
3. 电源域与时钟树：DVDD12和DVDD33为什么必须独立
3.1 两组DC-DC：SY8088的反馈电阻怎么算输出电压
原理图第四页是典型的降压DCDC电路，用了两颗SY8088把USB的5V分别降到1.2V（DVDD12）和3.3V（DVDD33）。看左边那颗给DVDD12供电的：反馈引脚FB接R23（100kΩ）和R20（100kΩ）到地，Vfb基准是0.6V，输出电压公式是 Vout = 0.6 × (1 + R23/R20) = 0.6 × (1 + 100/100) = 1.2V。右边那颗给DVDD33的，R24是22.1kΩ、R21是100kΩ，算出来 Vout = 0.6 × (1 + 100/22.1) ≈ 3.31V，原理图标注的“Vout=3.32V”完全对得上。这颗芯片的1.2V不只是给核心逻辑供电，更关键的是给HDMI接收器和DP发射器的PLL模拟电路供电；参考设计特意把所有DVDD12引脚都并了0.1μF电容，高频去耦密度非常高。3.3V则负责I/O和HDMI的AVDD33、DP口的GTX_AVDD33_PLL。这里的设计直觉是：数字逻辑吃电流但能吃噪声，模拟PLL对噪声极敏感，所以两组电压既要分域，又要在每个引脚就近放电容。
3.2 晶振与复位：27MHz怎么决定整个转换器的误码率
原理图上主芯片U1旁边有一颗Y1（27MHz晶振），XL_IN/XL_OUT引脚接法很标准：一个晶振加两个18pF负载电容（C1、C8）。CS5801AN内部所有串行时钟，包括HDMI接收的恢复时钟和DP发射的高速时钟，都从这个27MHz基准衍生出来。选27MHz是有讲究的——它同时是HDMI和DP常用像素时钟的整数倍关系基准，也便于内部PLL锁定时钟树。如果晶振的频率偏差超过50ppm，DP输出的时钟抖动就会超规格，显示器会出现偶发的闪屏或者直接黑屏。还有RESET_N引脚，参考设计用R4（10kΩ）上拉到DVDD33、C2（0.1μF）下拉到地，这是标准的RC复位电路：上电瞬间RESET_N被电容拉低，芯片保持在复位态，等DVDD33稳定且电容充到阈值以上，芯片才开始启动。很多自制转接板翻车，就是省了这0.1μF电容，导致复位信号跟着电源上升沿抖动，芯片启动时序错乱。另外原理图标注了TEST_EN引脚，正常工作时通过C3接到地，这是在工厂测试时用来进入特殊模式的，量产板必须保留此引脚，调试时千万别把它悬空。
4. 外围电路：ESD防护、插入检测与热插拔HPD链路
4.1 输入侧ESD：为什么HDMI口要并联两路钳位二极管
J2的每对差分线上都并联了一颗ESD保护二极管（U2、U3，型号RClamp0524t），注意它们的接法：五条信号线（CK、D0、D1、D2、加5V/SDA/SCL）的钳位端全部接到同一个ESD接地网络。HDMI线缆热插拔时，带电插拔会产生极大的瞬态电压尖峰，能量会沿着屏蔽层和差分线灌进来。RClamp0524t这类器件的特点是超低结电容——只有0.5pF级别，这对TMDS高速信号极其关键。如果用了普通TVS管，结电容一旦超过1pF，就会把HDMI信号的眼图压得不成样子，严重时直接过不了信号完整性测试。参考设计在HDMI侧加了两颗ESD器件（U2覆盖数据线、U3覆盖时钟线），原理图里还标注了Line 1～Line 5的走线顺序，意思是ESD器件要尽量靠近连接器摆放，中间不要有过孔和长stub，让瞬态能量在进入主芯片之前就被泄放掉。
4.2 热插拔检测：HPD信号如何在HDMI和DP之间转换
这张图里有两套HPD：HDMI输入侧有HDMI_HPD，DP输出侧有DP_TX_HPD。CS5801AN的工作逻辑是：当HDMI源的5V被检测到（HDMI_SRC_DET有效），芯片通过AUX通道对显示器发起Link Training，同时把DP侧的HPD拉高，告诉显示器“我准备好了”。此时显示器才会开始读取DP的EDID，并反馈给芯片。R14（100kΩ）从DP_TX_HPD接到地，是个下拉电阻，保证芯片还没初始化时DP口HPD是确定的低电平，防止显示器侧的误动作。原理图里还有R13（1kΩ）从DP_CONN_HPD接到主芯片的DP_TX_HPD，这1kΩ电阻起到限流作用——当显示器侧HPD被外部意外短路到地时，不会把芯片引脚灌坏。很多人自己做转接板时省略了这个电阻，结果显示器兼容性变差，其实根源是HPD线上的电流冲击没被限制。
4.3 配置通道：CFG_SCL和CFG_SDA的复用潜力
在U1左下角能看到一组信号：CFG_SCL、CFG_SDA，没有标注外部上拉电阻，但它们旁边有两个引人注目的10kΩ电阻（R2、R3）到DVDD33。这颗芯片支持I2C从机模式，外部的MCU可以通过这两个引脚读取芯片状态寄存器、修改输出配置，比如强制DP的lane数、调输出摆幅、开PN极性交换。参考设计预留了IO7_UART_TX、GPIO10/11/12/13（SPI_CLK、SPI_CSN、SPI_SI、SPI_SO）这几个引脚——如果产品需要做固件升级，可以用UART把固件刷进芯片；如果要做量产测试，可以用SPI接口和外部测试治具通信。CH340这类USB转串口工具就能用上：把TXD接到IO7_UART_TX，通过厂商提供的调试工具，实时看Link Training的状态寄存器值，比如当前用了几个lane、AUX有没有响应、接收端有没有回送EDID。这块是参考设计里最容易被忽视的价值——它不只是画了一套电路，连调试接口都替你规划好了。
5. 参考设计避坑：从原理图里提前排雷
5.1 测试点TP5/TP6：PN交换的“后悔药”别不焊
原理图里反复出现“注意：请预留调试用测试点”，TP5、TP6标注为DP TX PN SWAP。现象：不少开发者在打样后，发现信号眼图良好但显示器死活不识别。原因：PCB布线时DP差分对的P和N不小心互换了，或者显示器端对PN极性有特殊要求。解决办法：在设计阶段就预留TP5/TP6，打样后如果出现这种极性错误，不需要飞线改板，直接用调试工具通过CFG_SDA/CFG_SCL把PN交换寄存器置位即可。如果不留测试点，万一手边没有对应的I2C调试线，只能刮铜皮飞线，处理起来极其痛苦。
5.2 电源纹波：DVDD12上的100μF电容为什么不能省
这是一条血泪经验。现象：转换板空载时输出电压正常，一旦接上4K显示器就花屏、闪烁，示波器测DVDD12波形，能看到电源线上叠加了几十mV的高频噪声，频率和DP输出速率接近。原因：DP输出四lane时瞬间电流变化极大，DVDD12上如果只靠DCDC的输出电容（C44标注为NA/100μF），高频瞬态响应跟不上，PLL供电被拉垮。解决办法：严格按参考设计，在DVDD12主干上保留C42的100μF/6.3V大电解电容，并且每个芯片供电引脚旁边的0.1μF小电容要尽可能靠近引脚放置，大电容和大电容之间要拉开间距，让ESR在不同频段互补。
5.3 ESD器件误伤信号完整性
现象：HDMI输入侧加上RClamp0524t之后，长线测试（5米HDMI线）反而出现偶尔闪屏，眼图测试发现上升沿变缓。原因：ESD器件的结电容虽然只有0.5pF，但如果PCB走线在ESD器件下穿过，会产生额外寄生电容；或者ESD器件的地引脚没有直接打过孔到底层地，造成回流路径绕远。解决办法：ESD器件必须紧贴连接器引脚摆放，其接地端到GND过孔的距离不要超过1mm；差分线在ESD器件下方走，距离器件本体至少保持0.5mm间距，避免寄生耦合。
5.4 BKL_EN和PWM_OUT：给eDP屏的背光信号别留成空脚
如果你要把这个方案直接做成eDP转接板，注意U1的BKL_EN和PWM_OUT这两个引脚——它们不是给DP用的，是给eDP屏用的背光使能和亮度调节信号。现象：有人拿这个图做eDP输出板，屏亮了但背光不亮。原因：只在代码里配置了eDP输出，但BKL_EN没有被拉高，屏的背光驱动芯片一直处于关闭状态。解决办法：如果主控MCU有多余GPIO，把BKL_EN接在MCU上，开机后先拉高再延时100ms拉背光PWM；如果不用eDP只做DP转接，BKL_EN要接地或接固定高电平，不要让引脚悬空——悬空状态下芯片内部逻辑可能处于不定态，导致功耗异常。
5.5 VCC_ON引脚的开关策略
VCC_ON在参考设计里接到DVDD33域，看起来是“电源好”信号。现象：有人改成外部控电后，断电再上电偶尔死机。原因：VCC_ON在芯片里控制着内部LDO和PLL的使能顺序，如果它在DVDD33上升沿还没稳定时就被拉高，芯片内部的电源时序会错乱。解决办法：要么按参考设计直接挂在DVDD33上，靠RC自然延时；要么如果做低功耗待机，由外部MCU控制VCC_ON，此时必须保证MCU在DVDD33稳定后再拉高，拉高后至少等待20ms再操作CFG_I2C寄存器。
6. 设计取舍：为什么HDMI转eDP用一颗转换芯片是正解
对比两条技术路线：一条是MCU+FPGA方案，用FPGA做TMDS解码、像素缓存和DP编码，理论上更灵活，但代价是BOM成本翻了三倍以上、功耗多出2W、开发周期论月算。另一条就是CS5801AN这类专用转换芯片——它把最繁琐的Link Training状态机、时钟恢复算法、加扰器都做成了芯片内部硬件逻辑。这份参考设计真正的精髓，在于把所有“需要调试才有答案”的点都摊开了：TP5/TP6让你能绕过硬件PN极性错误，CFG_I2C让你能实时观测链路状态，27MHz晶振的放置位置意味着它不打算让你用无源晶振凑合，而是要一个干净的参考时钟树。我自己的习惯是，拿到这种参考设计先不急着照抄，而是先把ESD器件、HPD上下拉、DCDC反馈电阻三个部分单独抽出来验算一遍——ESD看结电容对眼图的影响，HPD看上下拉分压后的阈值，DCDC看反馈电阻精度对输出电压偏差的贡献。这种验算方式让我少走了很多弯路，希望你也能用这套方法绕过那些“看起来能工作但就是不稳定”的坑，希望帮到你。
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