秋招季的笔试题刷起来，很多岗位卷子上都会蹦出这么一道：给一个 LDO 电路，要么让你补全环路，要么让你算效率，要么直接问你“这个反馈接反了会怎样”。说实话，LDO 在 IC 秋招笔试题里几乎是“通用接头暗号”，数字 IC、模拟 IC、甚至后端岗都会碰见。它看着结构简单，但能串起反馈、稳定性、功耗、噪声一整套知识点，面试官特别喜欢用它来快速判断一个人的电源设计基本功。

这篇文章就把经典 LDO 电路分析的笔试考点从头到尾捋一遍。我会从高频题型入手，拆解基本拓扑、反馈极性、参数计算和稳定性分析，再给几道典型手撕题的完整答题思路。无论是准备秋招的学生，还是想系统补一下 LDO 设计基础的从业新人，都可以直接参考。

1. 高频考点：LDO 为什么是秋招笔试的常客

1.1 面试官到底想从 LDO 题里看到什么

LDO 全称是 Low Dropout Regulator，中文叫低压差线性稳压器。名字里的“低压差”翻译过来就是：输入输出之间只要维持很小的电压差，它也能把输出电压稳在目标值。很多笔试题一开始就会给一个类似“Vin=4.2V，Vout=3.3V，负载 100mA”的条件，如果看不懂这个“压差只有 0.9V”背后的含义，后面所有计算都会跑偏。

面试官考 LDO，通常不是想让你背器件手册，而是想看三件事。

第一，看你有没有真正理解反馈控制环路。LDO 本质上是一个带负反馈的闭环系统：误差放大器对比输出电压的采样值和基准电压，再调整调整管的导通状态，最终让输出电压稳定。这个“采样—比较—调整—稳定”的循环，比单独背一个公式有用得多。

第二，看你有没有工程估算能力。笔试题里经常要求算效率、算功耗、算 dropout 电压，这些都不是纯理论，而是芯片级电源设计每天都要算的东西。数字 IC 岗的同学虽然不直接画模拟电路，但做电源域规划、IO PAD、时钟树的时候，同样要关心供电方案的压降和功耗。

第三，看你有没有稳定性意识。LDO 不是把电路画对就完事，输出电容、ESR、负载电流都会影响相位裕度。笔试如果出现“为什么输出电容 ES R 太大或太小都会出问题”这种题，考察的就是你有没有真正做过环路分析，而不仅仅是会抄公式。

1.2 最常出现的五种 LDO 笔试题型

根据我刷过的题和帮人改过的卷子，LDO 相关笔试基本逃不出这五类：

1. 结构识别与补全：给出不完整的 LDO 框图，让你补上误差放大器、调整管、反馈分压电阻、基准源和输出电容，并说明各自的职责。
2. 参数计算：给定输入电压、输出电压、负载电流、静态电流，求功耗、效率、压差、负载调整率。
3. 稳定性分析：让判断反馈极性、标出主极点和零点、说明 ESR 对相位裕度的影响，并给出补偿方案。
4. 设计选型：给一个具体场景，比如 4.2V 转 3.3V，问选 LDO 还是 DCDC，并解释理由。
5. 电路找错：给一个看起来像 LDO 但有问题的电路，指出哪里会导致正反馈或者无法启动。

这五类题的套路其实都很固定。结构题靠画图，计算题靠公式，稳定性题靠极性判断加极点位置，选型题靠应用场景分析。下面我按这个顺序，把每个题型背后的原理和答题思路展开讲。

2. 手撕 LDO 基本拓扑：一张图画清楚全部核心模块

2.1 五个核心模块与各自职责

标准的 PMOS LDO 可以用一句话概括：输入电压通过一个 PMOS 调整管给负载供电，误差放大器实时对比输出电压分压和基准电压，然后用误差信号控制 PMOS 的导通程度，最终保证输出电压恒定。

画出来长这样：

Vin ── S PMOS D ──┐──────────── Vout │ ├── R1 ──┬── VFB │ │ │ R2 │ │ │ GND │ └── Cout ── GND

误差放大器的输出接 PMOS 栅极，同相输入端接反馈分压点 VFB，反相输入端接基准电压 VREF。这套架构里五个模块缺一不可：

• 调整管（Pass Element）：PMOS，相当于一个被误差放大器控制的可变电阻。输出电压高了，它就调大导通阻抗、减小电流；输出电压低了，它就调小导通阻抗、增大电流。
• 误差放大器（EA）：核心比较器，把 VFB 和 VREF 的差值放大，输出驱动电压控制调整管。
• 反馈分压网络（R1/R2）：把输出电压按比例采样，让 VFB 与 VREF 相等。改变 R1/R2 的比值，就能改变目标输出电压。
• 基准源（VREF）：提供一个与电源和温度无关的稳定电压，通常用带隙基准实现。
• 输出电容（Cout）：储存能量，决定输出极点位置，同时也影响瞬态响应和稳定性。

笔试题如果让补全这个图，通常考察的就是这五块的连接关系。答题时先标 PMOS 的源漏方向，再画 EA 的输入极性，最后补反馈电阻和输出电容，基本不会丢分。

2.2 反馈极性判断：笔试里的送命题也是保命题

反馈极性是 LDO 笔试最重要的考点，没有之一。因为一旦接成正反馈，整个电路要么锁死，要么振荡，完全不能工作。

以最常见的 PMOS 架构为例，我用瞬时极性法推一遍，你记住这个推导过程，以后遇到任何变体都能自己判断。

假设输出电压 Vout 瞬时上升了一个小量 Δv。那么反馈分压点 VFB 也跟着同方向上升。在这个架构里，VFB 接的是 EA 的同相输入端 (+)，所以 EA 输出会上升，也就是 PMOS 的栅极电压 Vg 上升。对 PMOS 来说，Vs 固定为输入电压 Vin，Vg 上升之后 Vsg 减小，导通能力减弱，输出电流减小，Vout 就会被拉回来。这一整条路径形成的效果是：输出上升 → 反馈推动输出下降，这是标准的负反馈。

如果题目给的反向接法，比如把 VFB 接到 EA 的反相输入端，把 VREF 接到同相输入端，那推导就变成：Vout 上升 → VFB 上升 → EA 输出下降 → Vg 下降 → Vsg 增大 → 电流增大 → Vout 继续上升。这就是正反馈，电路必然失控。

笔试里不会直接问“这是正反馈还是负反馈”，而是会画一个连接反了或者说“输出接了电容后振荡”的图，让你找问题。你用瞬时极性法推导一遍，马上就能定位。要注意，这里每一级的方向都要写清楚，特别是 EA 输出与 PMOS 电流的关系，别在最后一步搞反。

输出公式也常考。稳态时 VFB = VREF，所以：

Vout = VREF × (1 + R1 / R2)

这个公式直接决定了输出电压设计。笔试中如果给你 VREF、R1、R2，让你算 Vout，基本就是套这个公式。

2.3 调整管类型对比：PMOS、NMOS、BJT 的差别

调整管是 LDO 里决定“性格”的器件，不同类型对应的压差、静态电流、稳定性和内部架构都不同。

常见调整管类型对比：

笔试题常问：为什么现在主流 LDO 都用 PMOS？

答题要点有三条。第一，PMOS 栅极电压直接可以从 Vin 得到，不需要额外的高压电源或电荷泵，电路简单。第二，PMOS 在正常工作时往往工作在深线性区（三极管区），导通电阻可以做得很低，所以压差能做到很小，这也是“低压差”这个名字的意义。第三，PMOS 栅极是电压控制，栅极漏电流几乎为零，静态电流可以做到几十微安甚至更低，特别适合电池供电场景。

NMOS 也有优势，它作为源跟随器时输出阻抗天然比较低，输出级更容易稳定。但要用 NMOS 做到低压差，必须把栅极电压抬到 Vin+Vth 以上，这就需要一个内部电荷泵，带来额外成本和静态电流。笔试如果提到“带电荷泵的 LDO”，通常就是在说 NMOS 调整管架构。

3. 关键参数计算：功耗、效率、压差与调整率

3.1 功耗与效率计算公式

LDO 的效率题几乎每年都有，公式本身很简单，但很多人会在静态电流上栽跟头。

输入功率：

Pin = Vin × (Iload + Iq)

输出功率：

Pout = Vout × Iload

LDO 自身消耗功率：

P_loss = (Vin − Vout) × Iload + Vin × Iq

效率：

η = Pout / Pin = Vout × Iload / (Vin × (Iload + Iq))

注意，Iq 是 LDO 自身工作的静态电流，包括基准、误差放大器、反馈网络的电流。它虽然不流过负载，但确实从输入端取电。负载电流越大，Iq 对效率的影响越小，但空载或者微载的时候，Iq 决定了整颗芯片的待机功耗。

举一个笔试高频题：Vin=3.6V，Vout=3.3V，Iload=100mA，Iq=50µA。

• Pout = 3.3 × 0.1 = 330mW
• Pin = 3.6 × (0.1 + 0.00005) = 360.18mW
• η = 330 / 360.18 ≈ 91.6%

这个例题说明一个结论：压差越小，LDO 效率越高。Vin=3.6V 输出 3.3V，压差只有 0.3V，效率超过 90%，完全可以用 LDO。

如果换成 Vin=5V，Vout=3.3V，同样的 100mA：

• Pin = 5 × 0.10005 = 500.25mW
• η ≈ 66%

效率一下就掉下来了。所以 LDO 到底合不合适，先看压差和电流，算一下功耗再决定。

3.2 典型场景：4.2V 转 3.3V 用 LDO 还是 DCDC

这个问题几乎成为电源方向笔面试必问，也是最容易踩坑的一个选型题。

4.2V 转 3.3V 的压差是 0.9V，看起来不夸张。关键看负载电流。如果负载是 100mA，LDO 功耗是 90mW，完全可以接受；如果负载是 500mA，功耗涨到 450mW，就需要评估散热和电池续航；如果负载是 1A，功耗 900mW，这个量级继续用 LDO 就不太合理了，应该选 DCDC 降压方案。

回答选型题，不能只给结论。我的建议是分三步说：先算 LDO 功耗，再看负载对噪声和纹波的要求，最后对比 DCDC 的成本和面积。

如果是射频电路、ADC 模拟供电这类敏感负载，即使压差稍大，也经常优先选 LDO，因为 LDO 没有开关动作，输出纹波和电磁干扰都低。大电流、强散热压力的场景，DCDC 效率高但会引入电感选型和开关噪声，必要时用“DCDC 一级粗调 + LDO 二级细调”的组合。

3.3 负载调整率与线性调整率怎么算

另外两个笔试常参数是负载调整率和线性调整率。

负载调整率（Load Regulation）描述的是负载电流变化时输出电压的稳定程度：

Load Regulation = ΔVout / ΔIout

它本质是由闭环输出电阻决定的。LDO 的开环输出电阻主要是调整管的导通电阻和负载电阻的并联，闭环之后输出电阻大约会被环路增益压低：

Rout_cl ≈ Rout_open / (1 + A × β)

其中 A 是误差放大器和调整管的总增益，β = R2 / (R1+R2) 是反馈分压系数。环路增益越高，负载调整率越好。

线性调整率（Line Regulation）描述的是输入电压变化时输出电压的稳定程度：

Line Regulation = ΔVout / ΔVin

它主要由环路增益和电源抑制能力决定。笔试不一定要求严格推导，但你要知道“环路增益高，线性调整率就好”这个核心结论。

有一个笔试常见的判断题：把 LDO 的反馈分压电阻设成无穷大，输出电压会怎样？答案不是输出为零，而是输出电压失去控制，基本等于输入电压减掉调整管的导通压降。反馈网络不仅设定目标电压，也是环路的一部分，少了它整个反馈就断了。这个点可以从调整率顺带引出来，回答问题时会比较加分。

4. 稳定性分析：笔试里的隐藏拉分题

4.1 极点分布与主极点逻辑

LDO 是闭环系统，有环路就必然有稳定性问题。笔试对稳定性考察不会让你手算伯德图，但会要求你清楚极点从哪来、零点从哪来、怎么补。

经典的 LDO 环路模型里至少有三个关键极点：

• 误差放大器输出极点，位置在 EA 输出电阻和 PMOS 栅极寄生电容的交点；
• 调整管栅极到输出之间的高频寄生极点；
• 输出极点，位置由输出电阻 Rout 和输出电容 Cout 决定：

f_p_out ≈ 1 / (2 × π × Rout × Cout)

其中 Rout 随着负载电流变化：Iload 越大，等效输出电阻越小，输出极点频率越高；Iload 越小，输出极点频率越低。

笔试常问“为什么轻载时 LDO 更容易不稳定”，答案就在这个式子里。输出极点的主极点架构下，轻载意味着输出极点往低频移动，如果误差放大器或者调整管栅极形成的高频次级点还在原来的位置，那么穿越频率附近的相位裕度就被吃掉不少，环路容易振荡。另一个相关结论是大输出电容会压低输出极点频率，对稳定性是双刃剑：能压低带宽、滤除噪声，但也可能让次极点落在带宽内。

4.2 ESR 零点和输出电容的补偿作用

输出电容的等效串联电阻 ESR 会引入一个零点：

f_z_ESR ≈ 1 / (2 × π × ESR × Cout)

这个零点可以抵消一个高频极点，对相位裕度有帮助，这是很多设计在输出端用电解电容或者钽电容时比较稳定的原因。但 ESR 并不是越大越好。

ESR 太大的话，零点频率落到带宽之内，会在中频段形成增益“上翘”，导致某个次级点仍然落在穿越频率以内，相位裕度反而变差。ESR 太小的话，零点频率太高，根本来不及在穿越频率附近发挥补偿作用，环路还是会因为次级点而损失相位。

所以笔试题里但凡提到“为什么这颗 LDO 要求输出电容 ESR 必须在某个范围内”，本质就是在考察这个折中关系。现在很多 LDO 输出电容用陶瓷电容，ESR 只有几毫欧，零点跑到几兆赫兹以上，这就需要芯片内部增加补偿，形成内部零点来保证稳定。

4.3 相位裕度不足时加什么

这道题高频出现在“给出一个不稳定 LDO，问怎么补偿”的问答里。

常见的三相措施：调整输出电容和 ESR；在反馈电阻 R1 上并联前馈电容；修改内部补偿。

前馈电容是目前笔试比较喜欢考的一个点。在 R1 两端并联一个 Cff 后，会引入一个零点：

f_z_ff ≈ 1 / (2 × π × R1 × Cff)

这个零点位于反馈网络内，可以补偿某个极点带来的相位损失。同时 Cff 在高频时相当于把 R1 短路，反馈分压比趋近于 1，所以它对环路增益在频率上的分布也有影响。

回答补偿题时，不要只说“加大电容”这种单一方案。面试官期待你区分不同手段的作用对象：输出电容主要影响输出极点和瞬态响应，ESR 影响零点和增益曲线，前馈电容主要在中高频段抬相位，内部补偿则是直接从电路层面搬走或抵消有害极点。每样东西解决的是不同位置的稳定性问题，混在一起说不会加分。

还有一个小点，相位裕度目标一般在 45 到 60 度。追求过高的相位裕度比如 90 度，听起来很稳，但代价是带宽更低，瞬态响应更慢。笔试如果问“相位裕度 90 度是否比 45 度更好”，要从“稳定性与响应速度的折中”角度回答，而不是简单说越大越好。

5. 经典手撕题实战：从看题到写答案的完整思路

5.1 真题示例一：补全 PMOS LDO 环路

题目大意：下图缺少若干连线，请补全 PMOS LDO 的反馈环路，并写出输出电压表达式。

我的答题思路是四步：

1. 先把 PMOS 标出来，源极接输入 Vin，漏极接输出 Vout，栅极一定要接误差放大器输出；
2. 从 Vout 引一条反馈路径，先经过 R1 再到 VFB，VFB 到地再接 R2；
3. 确定 EA 输入极性：PMOS 架构里 VFB 接同相端，VREF 接反相端；
4. Vout 稳定时 VFB 等于 VREF，列出公式。

写表达式：

Vout = VREF × (1 + R1 / R2)

如果题目里还给了数值，比如 VREF=0.8V，R1=180kΩ，R2=60kΩ，那么：

Vout = 0.8 × (1 + 180 / 60) = 0.8 × 4 = 3.2V

答题的时候把推导步骤写清楚，尤其是“VFB 接同相端”这个关键判断，别只写公式。这能体现你真的理解结构，而不是背答案。

5.2 真题示例二：判断反馈极性并计算输出

题目大意：一个 LDO 电路输出采样接到 EA 反相端，基准接到同相端，请你判断电路能否正常工作。

不能用“感觉不对”来回答，要用瞬时极性法推一遍。

假设 Vout 瞬时上升 → VFB 上升 → EA 反相输入上升、同相基准不变 → EA 输出 Vg 下降 → PMOS 的 Vsg 增大 → 电流增大 → Vout 进一步上升。这是正反馈，电路无法稳定，最终输出会被推到接近 Vin，或者进入某种振荡状态。

改正方法就是把 VFB 和 VREF 的接入端互换，让它变成负反馈。答题时顺便补一句：工程上有时会把误差放大器内部结构做成反相，所以判断极性必须看“外部等效反馈路径”，不能只看器件型号。

5.3 真题示例三：LDO 与 DCDC 选型

题目大意：电池电压范围 3.7V~4.2V，需要给某射频芯片提供 3.3V 电压，最大负载电流 200mA，要求输出纹波小、干扰低。请选择 LDO 还是 DCDC，并说明理由。

这种题就是送分题，但要答得完整。

先算功耗：最大压差约 0.9V，最大负载 200mA，LDO 自身功耗约 180mW。对一个便携设备来说，这个热功耗完全可以接受。

再从需求看：射频芯片对电源噪声敏感，LDO 输出没有开关纹波，也不会产生电感和开关节点带来的辐射干扰。DCDC 虽然效率更高，但需要电感、输出电容，布局要求高，开关噪声处理不好会影响射频性能。

所以答案是：选 LDO。最后补一句：如果负载变成 1A，LDO 功耗会到 900mW，这时候就要考虑 DCDC 加后级 LDO 或者直接用低噪声 DCDC 方案，说明选型最终由功耗、噪声和成本共同决定。

这题真正想考察的不是“记住 LDO 和 DCDC 谁效率高”，而是你能不能把一个具体场景量化分析。所以笔试题中看到“4.2V 转 3.3V”这种条件，别急着背结论，先把功耗和噪声需求摆出来。

6. 常见错误与面试官追问陷阱

6.1 高频翻车点盘点

改卷时最常见的 LDO 错误有这几个，我一个个说。

第一，反馈极性记混。很多人死记“VFB 接反相，VREF 接同相”，然后一到 PMOS 题目就错。PMOS 和 NMOS 对误差放大器输入端的要求正好相反，最好的办法是每次都用瞬时极性法推导一遍，二十秒就能完成。

第二，算效率漏掉 Iq。公式背得倒挺熟，代入数值时把 50µA 这个数量级直接忽略了。小负载场景下 Iq 对效率影响确实小，但考试要的是规范和严谨，漏掉一步就会被扣分。

第三，把 PSRR 当成稳定性指标。电源抑制比衡量的是输入纹波到输出的衰减能力，虽然它也依赖于环路增益，但它不是相位裕度，不能说明环路是否振荡。笔试问“如何提升 PSRR”和“如何提升稳定性”是两道完全不同的题。

第四，以为输出电容越大一定越好。增大输出电容能改善负载瞬态和输出噪声，但同时会把输出极点往低频压。如果补偿跟不上，反而可能伤害相位裕度。这种回答体现出不懂折中。

第五，对 dropout 电压缺乏物理直觉。PMOS 在正常稳压状态下不是工作在饱和区，而是深线性区，dropout 电压约等于 Iload × Rds_on。不要把它和 MOS 管饱和压降混为一谈。

6.2 面试官追问题与标准答法

追问一：为什么 PMOS LDO 的 dropout 能这么小？

答：因为正常稳压时 PMOS 工作在线性区，漏源电压主要决定因素就是导通电阻和负载电流的乘积，和 MOS 管的阈值电压没有直接关系。只要把 Rds_on 做小，压差就能压到几十毫伏甚至更低。

追问二：轻载和重载，哪种情况下相位裕度更紧张？

答：在输出极点做主极点的架构里，轻载时输出阻抗高，输出极点频率低，次级点更容易落在穿越频率附近，相位裕度紧张的风险更大。重载时输出极点上移，但同时调整管跨导变大，环路增益分布变化，最终还是要通过仿真或者伯德图确认。面试时先说结论，再补一句“具体要看极点架构”，就显得比较专业。

追问三：LDO 为什么只能降压不能升压？

答：因为它的基本原理就是用调整管消耗掉多余的能量，把输出稳定在比输入低的电压上。想要升压必须用储能元件，比如电感或者电容，那就是 DCDC 的领域了。

追问四：输出忘接电容会怎样？

答：环路可能不稳定，表现为输出振荡或瞬态响应极差。实际芯片数据手册都会规定最小输出电容和 ESR 范围，这个范围是和内部补偿强相关的。不按手册接电容，就是给自己找麻烦。

6.3 一点个人备考建议

我当年准备秋招的时候，看得最多的其实是几款经典 LDO 数据手册的应用部分，而不是到处收集各种题库。后来发现，很多笔试题目几乎就是把数据手册里那半页框图和典型应用电路换个方式问出来。所以如果你现在时间紧，我建议就把三件事做扎实：反复画 LDO 框图，直到不用看资料也能一步不差地推完极性；把效率、功耗、分压比这些基础公式抄在一张纸上，并自己代入三五组数字练熟；每次做题都问自己一句“如果反馈极性反了会怎样”。把这三件事练到位，LDO 相关的分数基本就稳了。

最后再补一个面试技巧：遇到 LDO 题不要只写答案，哪怕题目没要求，也可以顺手标一下“VFB 接同相端，PMOS 工作在线性区”这类关键判断。这会让面试官觉得你不是背的套路，而是真的理解电路。很多时候，笔试分数和面试印象就是从这些细节里拉开的。