场效应晶体管这个家族，很多人第一次接触时都以为它只是“另一种三极管”，等到真正上手画板子才发现，MOSFET 和 JFET 的行为逻辑跟双极型晶体管完全不是一套体系。我自己刚开始做电源和前端调理电路那几年，在这上面栽过的跟头不算少：栅极悬空导致管子莫名其妙导通、用 3.3V 逻辑直接驱一支标称 10A 的 MOSFET 结果烫得拿不住、还有一次把 JFET 的栅极正偏了，电路直接变成一只正向导通的二极管。这些问题翻手册都写着，但没人告诉你在什么场景下会以什么形式冒出来。

这篇内容想做的事情很具体：把 MOSFET 和 JFET 这两类场效应管的工作原理、管脚识别、典型应用电路串成一条线讲透。前半段聊物理机制——为什么“电压”能控制电流、沟道是怎么形成和掐断的；中间段落解决一个非常现实的问题：拿到一颗管子，封装上没有任何标记，你怎么在几分钟内确定哪个脚是栅极、哪个是漏极、是 N 沟道还是 P 沟道；后半段给几个可以直接抄的参数计算和电路结构，最后把调试现场最常翻车的几个点单独拎出来说。不管你是刚学模电的学生，还是已经画了几年板子但一直靠“照着参考设计抄”的工程师，应该都能从这里拿到点东西。

1. 先搞清楚FET和BJT到底差在哪

很多人学完三极管再学场效应管，脑子里会自动做一次映射：基极对应栅极、集电极对应漏极、发射极对应源极。这个映射在“端子功能”层面大致成立，但在“控制逻辑”层面会把你带沟里。双极型晶体管是电流控制电流，基极必须持续灌入或抽出电流才能维持集电极电流，这个基极电流虽然只有集电极电流的几十分之一到几百之一，但它是实打实的功耗，而且输入阻抗低，前级驱动必须能提供这个电流。场效应管是电压控制电流，栅极在稳态下几乎不消耗电流，靠的是栅极电压建立的电场去调制沟道里的载流子浓度。

这个差别在实际电路里意味着什么？举个最直白的例子：你要用一颗单片机的 IO 去控制一路 12V/2A 的负载。用 BJT 的话，假设 hFE 取 100，基极至少需要 20mA，很多 MCU 的 IO 拉不到这个电流，你得再加一级驱动；用 MOSFET 的话，栅极在开关瞬间只需要给寄生电容充一次电，稳态电流在纳安级别，IO 口直接推就行（当然驱动电压要够，这是后面要重点说的坑）。

1.1 三个端子、一种载流子：单极型的本质

场效应管的三个端子叫栅极 G（Gate）、漏极 D（Drain）、源极 S（Source）。名字的来历很形象：栅极像一道闸门，控制沟道这条“水渠”的通断；漏极和源极是水流的两端，载流子从源极出发，穿过沟道，被漏极“收集”走。

叫它“单极型”器件，是因为导电过程只依赖一种载流子——N 沟道器件靠电子，P 沟道器件靠空穴。BJT 则是电子和空穴同时参与，所以叫双极型。单极型带来的直接好处是没有少子存储效应，关断时不需要像 BJT 那样等待存储电荷抽走，开关速度可以做得很高，这也是开关电源能跑到几百 kHz 甚至 MHz 的基础。

另一个容易被忽略的点是温度系数。MOSFET 导通后表现为一个电阻，而硅的晶格散射随温度升高加剧，所以Rds(on) 是正温度系数——温度越高，电阻越大，电流自然被限住。这个特性让多颗 MOSFET 直接并联时能自动均流，谁热谁电阻大谁就少分点电流。BJT 恰好相反，Vbe 是负温度系数，热的那颗会抢更多电流，越热越抢，容易热失控。做并联功率级的时候，这个差异决定了你要不要给每颗管子单独配均流电阻。

1.2 输出特性曲线上的三个区，以及一个容易搞混的“饱和”

场效应管的输出特性曲线（横轴 Vds，纵轴 Id）分三个区域，这几个区的名字在不同教材里叫法不统一，是新手最容易晕的地方：

这里有个大坑：“饱和”这个词在 BJT 和 FET 里意思几乎相反。BJT 的饱和区是指 Vce 很小、管子完全导通的开关态；FET 的饱和区是指 Vds 较大、电流被沟道夹断效应限住、管子处于放大态。我看到过不止一个项目，原理图注释里写“MOS 工作在饱和区”想表达“完全导通”，结果实际是指放大区，白白浪费了一版板子。

判断依据很简单：对 N 沟道增强型 MOSFET，当Vds < Vgs - Vth时在可变电阻区（开关导通），当Vds > Vgs - Vth时进入恒流区（放大或恒流）。做开关用，就要让管子尽量停留在可变电阻区，也就是 Vgs 要足够大、Rds(on) 要足够小；做线性放大，就得把它偏置在恒流区中间某个点。

2. MOSFET的沟道是被“电场吸”出来的

MOSFET 全称是金属-氧化物-半导体场效应晶体管，这个名字本身就是它的结构说明书。以最典型的 N 沟道增强型为例，衬底是一块 P 型硅，上面通过扩散或离子注入做出两个高浓度 N+ 区，分别引出源极和漏极。两个 N+ 区之间的 P 型表面覆盖一层极薄的二氧化硅绝缘层，绝缘层上面再压一层多晶硅作为栅极。注意这里的关键：栅极和沟道之间是真的绝缘的，中间那层氧化层厚度通常在几十纳米量级，等效成一个电容。

2.1 从剖面图看栅氧化层下面发生了什么

当 Vgs = 0 时，源极和漏极之间隔着 P 型衬底，相当于两只背靠背的 PN 结，无论漏源之间加什么极性的电压，总有一个结是反偏的，所以不导通——这就是“增强型”和“常闭”的含义：默认关断，需要“增强”才能开通。

当 Vgs 逐渐升高到超过某个临界值，栅极正电压通过氧化层电容在 P 型硅表面产生一个垂直电场，把衬底里的多数载流子空穴往下压走，同时把少数载流子电子往上吸。当表面电子浓度超过空穴浓度，表面层的导电类型就从 P 型“反型”成了 N 型，形成一条连接源和漏的N 型反型层，也就是导电沟道。从这个角度说，沟道不是预先存在的，是电场“吸”出来的，这个临界电压就是阈值电压 Vth。

这个机制解释了 MOSFET 一个很重要的特性：栅极电流极小但不为零，因为氧化层再厚也有微小的隧穿和缺陷导电；同时氧化层一旦被击穿，栅极和沟道就永久短路，管子报废。所以 MOSFET 的栅极是一个极其脆弱的节点，静电、过压、甚至烙铁漏电都可能干掉它。

2.2 阈值电压、跨导与Rds(on)三个参数的物理来源

选管子时看得最多的三个参数，其实都能从这个结构推出来：

阈值电压 Vth，本质是“把表面反型所需的最低栅压”。工艺上通过调节氧化层厚度和衬底掺杂浓度来控制，常见逻辑电平管在 0.7~2V，标准管在 2~4V。这个参数直接决定你用多高的电压能驱动它。

跨导 gm，定义为 gm = ΔId/ΔVgs，衡量栅压对电流的控制力，单位是西门子。在恒流区，粗略关系是 gm ≈ 2Id/(Vgs-Vth)，也就是说同样的过驱动电压下，电流越大跨导越高。做放大器时 gm 直接决定增益，这是后面算共源级的核心参数。

导通电阻 Rds(on)，是管子完全开通后在可变电阻区表现出的电阻。它跟沟道宽长比成反比、跟迁移率和氧化层电容成正比。工艺上要降低 Rds(on)，要么把芯片面积做大（成本上升），要么提高沟道掺杂（耐压下降）。所以你会看到一个规律：同样封装下，耐压越高的管子 Rds(on) 越大，600V 的管子做到 1Ω 就算不错，60V 的管子能做到几毫欧。这不是厂家偷懒，是物理决定的。

顺便说一句，Rds(on) 在手册里通常标注在特定的 Vgs 下，比如“Vgs=10V, Id=10A 时 Rds(on)=8mΩ”。如果你实际只给 4.5V 驱动，这个值可能翻两三倍，手册里往往另有一行 4.5V 条件下的数据，一定要按你真实的驱动电压去查那一行。

2.3 体二极管和四个寄生电容：藏在封装里的隐形电路

真实的 MOSFET 芯片里还有两样东西，原理图上不一定画，但电路行为离不开它们。

体二极管：源极的 N+ 区和 P 型衬底之间天然形成一个 PN 结，衬底通常和源极短接，于是源漏之间就寄生了一只二极管。对 N 沟道管，这只二极管的阳极在源、阴极在漏，方向是从 S 指向 D。这个二极管在很多场合是把双刃剑：做同步整流或者半桥续流时，它能免费提供一条反向通路，省掉外部肖特基；但你要是想用它做双向阻断（比如电池防反接、理想二极管），反向时它就直接导通，阻断功能彻底失效。这一点后面还会展开。

四个寄生电容：Cgs（栅源）、Cgd（栅漏）、Cds（漏源），外加一个 Cgb。其中Cgd 又叫米勒电容，是最要命的一个。当管子作为开关快速切换时，漏极电压的剧烈变化会通过 Cgd 耦合回栅极，形成 displacement current（位移电流）灌进栅极回路。如果栅极驱动阻抗不够低，这个电流会在栅极上堆出一个电压尖峰，轻则导致开关波形振铃，重则让本该关断的管子瞬间误导通，半桥上下管直通炸机。

手册里通常不直接给这四个电容的数值，而是给 Ciss（输入电容≈Cgs+Cgd）、Coss（输出电容≈Cds+Cgd）、Crss（反向传输电容≈Cgd）。选驱动能力时看 Ciss，评估米勒效应时看 Crss。另一个更实用的参数是Qg（栅极总电荷），它把“把栅极从 0 充到工作电压需要多少电荷”直接量化了，算驱动功耗和驱动电流全靠它。

3. 拿到管子先认清管脚，别靠记忆靠测量

我见过太多“我明明按经典电路接的”结果不工作的案例，拆下来一测，管子焊反了。MOSFET 的管脚排布跟封装强相关，而且同一个封装、不同厂家、不同系列都可能不一样，靠背“TO-220 从左到右是 GDS”这种口诀迟早出事。唯一可靠的做法是查具体型号的数据手册第一页的 Pin Assignment 图，或者用万用表现场测。

3.1 常见封装里的管脚排布规律

虽然不能死记，但有一些高频规律可以帮你快速缩小怀疑范围：

几个实操要点：TO-220 和 TO-247 的背面金属散热片通常与漏极电气连通，如果你把几颗管子装在同一块散热器上，散热器就变成了公共漏极节点，这时候要么保证它们漏极同电位，要么加绝缘垫片。SO-8 封装的 MOSFET 经常把 1、2、3 脚并联作源，4 脚作栅，5、6、7、8 并联作漏，这种设计是为了降低引线电阻和电感，不是随便排的。

3.2 万用表三分钟判型判脚法

手边没有手册或者管子上的丝印磨掉的时候，用数字万用表的二极管档就能判个八九不离十。步骤是这样的：

1. 找体二极管。N 沟道管的体二极管从源指向漏，所以用红表笔（正）接源、黑表笔（负）接漏时，二极管档会显示 0.4~0.7V 左右的正向压降；反过来接则显示溢出（OL）。P 沟道管方向相反。这一步能同时确定沟道类型和源漏两极。
2. 找栅极。剩下那个脚就是栅极。MOSFET 栅极与源漏之间完全绝缘，用电阻档量任意方向都应该是无穷大（除非栅极已经被击穿）。
3. 验证。给栅源之间短暂加一个超过 Vth 的电压（比如用另一只表或者一个 5V 电源串个 10k 电阻），然后测量源漏之间的电阻，N 沟道管应该从无穷大变成几十欧到几百欧，撤掉栅压后（栅极悬空）可能保持导通状态，这正好也演示了栅极浮空的危险。

这里提醒一句：用万用表测 MOSFET 的时候，手指不要同时捏住两个以上引脚，人体的静电和电阻会干扰读数，严重的甚至能击穿栅极。我自己的习惯是先在手腕上碰一下接地金属放掉静电，再拿管子。

3.3 JFET的管脚为什么常常可以源漏对调

JFET 的结构是对称的：一条 N 型沟道两端各引出一个电极，两侧的 P+ 区合并引出栅极。从几何上看，源和漏在结构上几乎完全相同，所以在低频小信号应用中，JFET 的源漏可以互换使用，性能基本不受影响。只有在高频场合，因为内部寄生电容的分布不完全对称，反接可能带来轻微的频率响应差异，手册里有时会注明“源漏可互换”或给出推荐接法。

JFET 的栅极判定就更容易了：栅极和沟道之间是一个 PN 结，用二极管档量栅极到源（或漏），N 沟道 JFET 在栅极为正、源为负时正向导通，压降约 0.6~0.7V；反向则截止。如果两个方向都通或者都不通，这管子基本可以扔了。另外，JFET 没有绝缘栅，栅极不怕静电击穿，这一点比 MOSFET 好伺候得多，但它怕栅极正偏——一旦正偏超过 0.7V，栅结导通，栅极电流会突然变大，输入阻抗从 10^12 量级掉到几百欧，整个电路的工作点全乱。

4. JFET走的是另一条路：用耗尽层掐住沟道

如果说 MOSFET 是“把沟道建起来”，那 JFET 就是“把沟道掐细”。这两种思路的差别，决定了它们完全不同的偏置方式和应用定位。

4.1 反偏PN结如何变成一个“可变电阻”

JFET 的结构可以想象成一块 N 型硅条（沟道），两侧各嵌一块 P+ 区，两个 P+ 区连在一起引出栅极。源极和漏极分别接在 N 型条的两端。当栅源之间加负电压，也就是栅极电位低于沟道，栅极和沟道之间的 PN 结处于反偏状态，耗尽层向沟道内部扩展。耗尽层是不导电的，它每扩展一点，剩下的有效沟道就窄一点，沟道电阻就大一点，电流就小一点。这就是“电压控制电流”在 JFET 里的物理实现，控制手段是改变导电通道的截面积，而不是改变载流子浓度。

这个机制带来一个直接结论：JFET 是常开型器件（耗尽型）。当 Vgs = 0 时，耗尽层最窄，沟道最宽，电流最大，这个最大电流叫Idss（饱和漏电流）。要让电流减小，必须加负的 Vgs；当负压大到耗尽层把沟道完全夹断，电流降到接近零，这个电压叫夹断电压 Vgs(off) 或 Vp，对 N 沟道 JFET 是个负值，通常在 -0.5V 到 -10V 之间。

这也解释了为什么 JFET 的栅极绝对不能正偏：正偏会让栅结导通，栅极开始吃电流，输入阻抗崩掉，同时栅极电流还会注入沟道，改变工作点。所以 N 沟道 JFET 的栅极电位必须始终低于源极电位。

4.2 转移特性与自偏置：没有负电源也能工作

JFET 的转移特性（Id 对 Vgs）近似是一条抛物线，工程上常用平方律公式描述：

Id = Idss × (1 - Vgs/Vp)²

这个公式在手算恒流源和放大级偏置时非常好用。举个例子，某只 N 沟道 JFET 的 Idss = 10mA，Vp = -2V，你想让它工作在 2mA，代入公式反解：

Vgs = Vp × (1 - √(Id/Idss)) = -2 × (1 - √0.2) ≈ -1.11V

也就是说栅极要比源极低 1.11V。问题来了：单电源电路里哪来的负压？答案就是自偏置——在源极串一只电阻 Rs，让源极电流在 Rs 上产生压降，把源极电位抬起来，栅极通过一只大电阻接地，栅极电位就是 0，于是 Vgs = 0 - Id×Rs = -Id×Rs，自动就是负的。代入上面的数据：

Rs = 1.11V / 2mA ≈ 555Ω，取 560Ω 标准值。

这个自偏置结构的好处是不需要额外的负电源，一只电阻就解决了偏置问题。缺点是 Rs 会吃掉一部分电压余量，而且 Rs 上没有旁路电容时会产生负反馈，降低交流增益——做放大时通常在 Rs 上并一只电容，让交流信号从电容走，直流偏置仍然靠 Rs 建立。

4.3 JFET在什么场合仍然不可替代

现在的电路里 MOSFET 用得远比 JFET 多，但 JFET 有几个特性是 MOSFET 替代不了的：

低噪声。JFET 没有氧化层界面陷阱，1/f 噪声明显低于 MOSFET，做音频前置放大、传感器前端、电荷放大器时，第一级用 JFET 是常规操作。动圈唱头放大、压电传感器前级这类极低电平信号场景，JFET 的噪声优势非常明显。

高输入阻抗且不怕静电。JFET 输入阻抗在 10^12 欧姆量级，跟 MOSFET 相当，但没有那层脆弱的氧化层，栅极不会因为静电击穿，装配和调试时的容错率高得多。

恒流特性好做。一只 JFET 加一只源极电阻就是一个相当稳的恒流源，温漂和噪声都优于用 BJT 搭的恒流源，而且电路极简。很多恒流源二极管（Current Regulator Diode）内部其实就是 JFET 加电阻。

压控电阻。在 Vgs 接近 0 到夹断电压之间，JFET 的漏源之间表现为一个受栅压控制的可变电阻，失真比 MOSFET 小（因为没有氧化层陷阱引起的迟滞），常用于压控衰减器、AGC 电路。

抗辐射能力强。这一点在特殊环境应用里有价值，JFET 没有栅氧化层，不存在辐射导致的阈值漂移问题，MOSFET 则对电离辐射比较敏感。

它的短板也很清楚：只能耗尽型工作，不能像增强型 MOSFET 那样“默认关断”，做电源开关时关断不可靠；栅压范围窄，一般 Vgs 不能超过 -25V；导通电阻比同尺寸 MOSFET 大得多，做大电流开关不划算。

5. 四类典型电路从选型到参数计算

讲完原理，落到电路上。这四个结构覆盖了实际项目里 80% 以上的用法，每个我都给出参数怎么算、为什么这么选。

5.1 低边开关：栅极电阻和下拉电阻怎么定

低边开关是最常见的用法：负载接在电源正极和 MOSFET 漏极之间，源极接地，栅极由控制信号驱动。负载电流从电源流经负载、进入漏极、从源极到地。

先算导通损耗。假设负载是一串白光 LED，电源 12V，三颗 LED 串联压降约 9.6V，目标电流 20mA，限流电阻 R = (12 - 9.6 - Vds)/0.02。如果选一只 Rds(on) = 100mΩ 的小信号管，Vds ≈ 0.002V 可以忽略，R = (12-9.6)/0.02 = 120Ω。

选驱动电压。如果控制信号是 3.3V 逻辑，必须选逻辑电平（logic level）MOSFET，其手册里会标注 Vgs=2.5V 或 4.5V 下的 Rds(on)。普通管的手册只标注 Vgs=10V 的 Rds(on)，你给 3.3V 时它可能只“半开”，进入恒流区，压降可能高达几伏，直接烧掉。

栅极电阻 Rg。它的作用是限制栅极充电电流的峰值、抑制栅极回路的振铃。Rg 太小时，栅极回路的寄生电感（走线电感加管子内部引线电感）和 Ciss 会形成 LC 谐振，栅极电压出现严重振铃，甚至超过 Vgs 绝对最大值击穿氧化层；Rg 太大时，开关变慢，开关损耗上升。经验取法是先按驱动电流算一个下限：Ig = Qg/t_r，比如 Qg = 5nC，希望 50ns 开通，Ig = 100mA，若驱动电压 3.3V，Rg = 33Ω 左右。实际调试时用示波器看栅极波形，有振铃就加大，上升沿太慢就减小，通常落在 10Ω 到 100Ω 之间。

下拉电阻。这是最不能省的。控制信号在 MCU 复位、上电初始化、程序跑飞时可能处于高阻态，此时栅极悬空，Cgs 上的电荷无处泄放，管子可能维持导通，或者被周围的 dv/dt 耦合出误导通。一只 10kΩ 到 100kΩ 的下拉电阻把栅极稳稳拉到地，代价只是增加了一点点驱动电流。我自己的习惯是 10kΩ，兼顾抗干扰和功耗。

注意：下拉电阻必须接在栅极和源极之间，而不是栅极和地之间。低边开关里源极接地，两者等价；但在高边开关或者源极不接地的场合，接错的后果是栅源电压不受控。

5.2 高边开关与防反接：体二极管到底是敌是友

高边开关把 P 沟道 MOSFET 放在电源正极和负载之间，源极接电源，漏极接负载，栅极拉低时导通。为什么用 P 沟道？因为源极电位是电源电压，要形成足够的 Vgs（负值），栅极只要拉到地附近就行，不需要高于电源的电压。如果非要用 N 沟道做高边，就得配一个自举电路或者电荷泵，把栅极抬到比电源还高 10V 左右，成本和复杂度都上去了。

P 沟道的 Rds(on) 通常比同规格 N 沟道大两三倍，因为空穴迁移率只有电子的三分之一左右。做几安培的负载时，P 沟道的发热会是个问题，这时候就得权衡：要么接受效率损失，要么上自举加 N 沟道。

防反接电路是体二极管的经典应用场景之一。用 P 沟道 MOSFET 串在电源正极，源极接电池正极、漏极接负载、栅极通过电阻接地。正常接法下，电池正极加在源极，体二极管正向导通（从漏到源？注意方向），栅极被拉到低电位，Vgs 为负，管子完全开通，压降只有几十毫伏，远优于串一只肖特基二极管的 0.4V。如果电池反接，源极变负、栅极相对源极为正或零，管子关断，体二极管也反偏，负载被彻底断开。

这里有个细节要算清楚：正常上电的瞬间，管子还没开通，电流走体二极管，输出端会有约 0.7V 的压降；等栅极电压建立、管子开通后才降到毫伏级。如果负载对启动压降敏感，这个瞬态要留意。

提示：用 MOSFET 做防反接时，一定要确认体二极管的方向和你的电流方向匹配。N 沟道管做低边防反接时，体二极管从源指向漏，正常电流方向应该是从漏到源（也就是反着体二极管走），否则反接时体二极管会直接导通，防反接形同虚设。

5.3 共源放大级：跨导、增益与偏置点

MOSFET 做小信号放大最常用的结构是共源极：源极接地（或串一小电阻），输入加在栅极，输出从漏极取，漏极串一只负载电阻 Rd 接电源。

低频增益的近似公式是Av = -gm × Rd（考虑沟道长度调制时再并上管子的输出电阻 ro）。负号表示反相。从这个式子能看出两件事：增益跟跨导成正比，而跨导随偏置电流增大而增大；增益跟负载电阻成正比，但 Rd 大了会吃掉电压余量。

设计步骤可以这样走：先定电源电压和静态工作点。假设 Vdd = 12V，希望静态时漏极电位在 6V 左右（留最大摆幅），静态电流取 2mA，则 Rd = (12-6)/2mA = 3kΩ。然后查管子的 gm，假设在 2mA 下 gm = 5mS，则 Av ≈ -5mS × 3kΩ = -15 倍，约 23.5dB。

偏置怎么给？MOSFET 的 Vth 离散性很大，同一型号不同批次可能差 0.5V 以上，所以不能像 BJT 那样靠固定 Vbe 偏置。工程上的做法是源极串电阻加栅极分压：源极串 Rs，栅极用两只电阻分压设定一个远高于 Vth 的栅压，靠 Rs 的负反馈稳定静态电流。电流变大 → Rs 压降变大 → Vgs 变小 → 电流回落，自动稳定。这种结构叫“自偏置”或“源极负反馈偏置”，跟 JFET 的思路一脉相承。

小信号时 Rs 会降低增益，所以要在 Rs 上并一只足够大的电容，让交流信号从电容旁路，直流反馈保留、交流反馈去掉。电容的取值按最低工作频率算：C ≥ 1/(2πf_min×Rs/10)，让容抗在工作频段内远小于 Rs。

5.4 JFET恒流源：一个电阻定电流的算法

JFET 恒流源是我最喜欢举的例子，因为它把“理解原理”和“算出数值”结合得特别紧。电路结构极简：JFET 漏极接正电源，源极串一只电阻 Rs 到地，栅极直接接地，负载串在漏极回路里。

栅极接地，源极被 Id×Rs 抬高，所以 Vgs = -Id×Rs，自动反偏。给定想要的恒流值 Id，用平方律公式反解 Vgs，再算 Rs：

假设 Idss = 10mA，Vp = -2V，目标 Id = 1mA：

Vgs = -2 × (1 - √(1/10)) = -2 × (1 - 0.316) = -1.37V

Rs = 1.37V / 1mA = 1.37kΩ，取 1.3kΩ 或 1.5kΩ 标准值。

这个电路的恒流精度取决于 Idss 和 Vp 的离散性，同型号管子之间 Idss 可能相差一倍以上，所以如果对电流精度要求高，要么筛选管子，要么用下面的改进结构。

改进型：在源极电阻上并联一只小 MOSFET 或者用运放做反馈，把采样电压跟基准比较，控制 JFET 的栅极，这样电流精度由基准和采样电阻决定，跟管子参数无关。这个结构在精密仪表的前端偏置里很常见。

还有一个实用变体是用 JFET 做恒流二极管：栅极和源极短接（Vgs=0），管子工作在 Idss 状态，直接就是一个电流等于 Idss 的恒流源，精度差但极其简单，给 LED 或者稳压管做偏置很合适。

6. 调试现场最常翻车的六个点

原理和电路都清楚了，真正让人熬夜的往往是这些细节。

6.1 栅极浮空导致的“幽灵导通”

这是新手第一大坑，也是我自己早期最常犯的。MOSFET 的栅极输入阻抗高达 10^12 欧姆，意味着只要有极其微小的漏电流或者感应电荷，栅极电压就能被抬到阈值以上，管子莫名其妙导通。表现是：电路断电后负载还在微微发光、上电瞬间继电器误动作、用手摸一下板子行为就变了。

根因是栅极电荷没有泄放通路。解决方案就是前面说的下拉电阻，10kΩ 到 100kΩ，直接焊在栅源之间，越靠近管子越好。如果是多管并联或者栅极走线较长，每颗管子都要单独配下拉，不要共用一只。

6.2 驱动电压不够，管子工作在放大区发热

这是最隐蔽的一个，因为电路“看起来是工作的”——负载确实通电了，只是管子烫。原因是用普通 MOSFET 配 3.3V 驱动，管子在 Vgs=3.3V 时 Rds(on) 可能是手册标称值的五到十倍，甚至根本没完全开通。

判断方法：用示波器同时测 Vgs 和 Vds。如果 Vds 在管子“导通”期间还有几百毫伏甚至几伏的压降，说明它没进入可变电阻区。按 P = Vds × Id 算一下功耗，再乘热阻看结温，基本就能确认。解决方案有两个：换逻辑电平管，或者加一级栅极驱动把电压抬到 10V 左右。

6.3 米勒平台与半桥直通

做半桥或者同步 buck 的时候，如果上下管的死区时间不够，或者下管的栅极回路阻抗太高，上管开通瞬间的 dv/dt 会通过下管的 Cgd 灌入位移电流，把下管栅极抬到阈值以上，造成上下管同时导通，瞬间大电流炸管。

这个现象的典型波形特征是栅极电压在开通或关断时出现一段“平顶”，也就是米勒平台，平台期间 Vgs 不变而 Vds 快速变化。应对办法：降低栅极驱动阻抗（减小 Rg，缩短栅极回路）、增加死区时间、在下管栅源之间加一只小电容或者有源米勒钳位电路。做电源的朋友对这块应该都有切肤之痛。

6.4 结温估算被忽略

手册上的 Rds(on) 是在结温 25℃ 下测的，实际工作时结温可能到 100℃ 以上，而 Rds(on) 的正温度系数大约是每升高 1℃ 增加 0.4%~0.6%，100℃ 时差不多是常温值的 1.4 到 1.6 倍。算损耗时如果直接用常温值，会低估 50% 以上。

正确的算法是迭代：先按常温 Rds(on) 算损耗，乘热阻得温升，再按温升修正 Rds(on)，重新算损耗，一般两轮就收敛了。举个具体的：Rds(on)=20mΩ，Id=5A，常温损耗 0.5W，Rθja=50℃/W，温升 25℃，结温 50℃，修正系数约 1.1，新损耗 0.55W，温升 27.5℃，再修正一次基本稳定。如果算出来结温超过 125℃，就得换管子或者加散热。

6.5 并联使用的均流与振荡

多颗 MOSFET 并联扩流时，除了靠正温度系数自然均流，还要注意两点：每颗管子的栅极要单独串电阻（通常 10Ω 到 47Ω），防止管子之间因为参数差异产生高频振荡；源极走线要尽量对称，让每颗管的源极电感接近，否则动态过程中电流分配不均。功率大时还可以在每颗管子的源极串一只毫欧级电阻做强制均流，代价是增加一点损耗。

6.6 JFET栅极正偏这条红线

用 JFET 时最容易犯的错就是把它当 MOSFET 用，栅极上加正压。栅结一旦正偏，栅极电流从纳安级跳到毫安级，前级电路直接被拉垮，同时管子进入类似二极管导通的状态。判断方法很简单：量一下栅极对源极的电压，N 沟道 JFET 必须始终 ≤ 0V。如果电路里出现了正压，检查偏置网络是不是接错了，或者输入信号是不是超出了范围。

7. MOSFET与JFET的选型对照

把两者的关键差异整理成一张表，实际选型时对照着看会快很多：

选型的思路其实可以简化成一句话：要大电流、要开关、要默认关断，选 MOSFET；要低噪声、要高输入阻抗、要简单恒流，选 JFET。两者在电路里不是竞争关系，很多精密模拟前端就是 JFET 做第一级、MOSFET 做后级开关或者保护的组合。

回到我自己的经验，最开始学的时候总想在两者之间找一个“更好”的，后来发现根本不存在。它们是被不同的物理机制塑造出来的两把工具，理解了这个机制，什么时候该用哪把自然就清楚了。真正需要花时间的是那些手册上写着但不会强调的细节——体二极管的方向、米勒电容的耦合路径、Rds(on) 的温度系数、栅极悬空的后果。这些东西写不进教科书的一章，但在调试台上会一次次找上门来。我个人现在的习惯是，每拿到一颗没用过的管子，先在面包板上搭一个最简的开关电路，用示波器把栅极和漏极波形看一遍，确认开通关断干净、没有振铃、没有异常的平台，再去画正式板子。这个十几分钟的动作，帮我省下的返工时间远超投入。