简介：面向网络接口硬件设计与调试人员的YT8521S PHY芯片电路设计参考图，聚焦RGMII转SERDES方案及与WX1860AL4网卡芯片的对接，可用于千兆以太网接口选型、原理图评审和复位与供电设计对照。压缩包共1个PDF文件，约182KB，内容以硬件设计框图、芯片连接、功能配置和电压配置标注为主，并给出复位信号由CPLD控制或RC电路实现的思路，提示上拉建议采用3.3V。图中还涉及SERDES接口应连接光笼子、与SGMII需明确区分等易错点，以及电容电阻选型、布局布线注意事项，且设计经过实际生产测试，便于工程师快速核对关键网络与电源参数。已有2032人学习下载，适合需要参考成熟电路、减少接口配置与信号完整性问题的硬件工程师查阅。

1. 从千兆网卡到光口：RGMII 转 SERDES 的硬件设计边界

做一块千兆网络接口板，MAC 侧只出 RGMII，光模块侧要 SERDES，中间夹着 PHY 芯片，这份硬件设计参考图解决的就是这一段链路的落地问题。它把 WX1860AL4 与 YT8521S 之间的 RGMII 连接、PHY 的电源域、复位、MDIO、LED/PHYAD 复用以及 SERDES 到光笼子的走法摊在一张图上，适合正在做网卡、光口转接板或课程设计的读者照着核对。

反直觉的地方在于，RGMII 看起来只是几根并行线，真正容易翻车的却是电压域、复位上拉和 SERDES 与 SGMII 的边界判断。参考图经过实际生产测试，拿来当底图可以，但接口边界和配置表必须自己再核一遍。

这份资源能解决的不是“从零画一张原理图”，而是把 PHY 芯片周边最容易漏掉的配置、上拉、去耦和光口连接关系先摆出来，让硬件设计在打样前就有一张可对照的检查底图。

2. 总体架构与接口选型：MAC、PHY、光笼子的三段式链路

这张图的骨架是 MAC—PHY—光笼子三段式：WX1860AL4 作为 MAC 侧控制器，RGMII 并行接口进 YT8521S，YT8521S 把 RGMII 转成 SERDES 差分对，再送到光笼子。原理图上最值得先看的是信号方向，而不是元件编号。RGMII 的 TX 组从 MAC 到 PHY，RX 组从 PHY 回 MAC，TXC/RXC 是随路时钟，TX_CTL/RX_CTL 承载有效与错误信息；MDC/MDIO 是独立管理通道，RESET_N、INT_N/PME_N、LED/PHYAD 是控制与状态侧。把这几组分开，后面查线就不会混。

2.1 设计框图与信号流向

先画一张能讲清楚的连接关系表，比直接翻原理图高效。下面这张表按模块职责拆开，适合放在设计文档的“总体设计”一节，也适合答辩时对着讲。

从信号流向看，RGMII 是双向并行总线，MAC 发 TX 组，PHY 收回 RX 组；TXC 和 RXC 分别跟随各自方向的数据。千兆模式下 RGMII 的时钟频率到 125MHz，数据在双沿采样，所以硬件设计不能只按低速 IO 处理。通常的做法是同一组内做长度匹配，组间留出余量，具体控到 ±5mil 还是 ±10mil，要看叠层、MAC 侧时序要求和 PCB 加工能力，不要凭一个固定数字一刀切。

MDC/MDIO 是低速管理接口，但它在调试阶段很关键。MDC 由 MAC 侧输出，MDIO 是双向数据线，参考图中用 4.7K 电阻上拉到 3.3V。这个上拉不是可选项，缺少上拉时 MDIO 读回值会飘，PHY 扫描时有时能读到、有时读不到，属于典型的“玄学”现象。硬件设计阶段把上拉和地址分配写进检查表，后面能省很多排查时间。

提示：先按“MAC 到 PHY 的 RGMII 组”和“PHY 到光笼子的 SERDES 组”分开画两条链路，再补电源、复位、管理三组辅助信号，框图就不会乱。

2.2 RGMII 与 SERDES/SGMII 的边界判定

这份参考图最容易踩坑的地方，是把 SERDES 和 SGMII 当成一回事。YT8521S 在本设计里做的是 RGMII 转 SERDES，SERDES 侧接光笼子；如果实际系统要求的是 SGMII，功能配置要改，不能直接照抄这张图的接口接法。下面这张对比表建议放在设计说明里，评审时逐项确认。

判断方法不复杂：看 PHY 的对面是谁。如果对面是光笼子，按 SERDES 差分对处理；如果对面是 MAC 的 SGMII 接口，就要回到 PHY 功能配置和接口模式上重新确认。参考图里 SERDES 差分对走到光笼子，这个连接关系是明确的；一旦项目需求改成 SGMII，原理图上的 AC 耦合、上拉、复位和配置引脚都可能要跟着动。

RGMII 侧则要盯住电压域。参考图标注 CFG_LDO[1:0]=2b00、DVDD_RGMII=3.3V，这意味着 RGMII IO 按 3.3V 域工作。如果 MAC 侧 IO 是 1.8V，直接连过去就会出现电平不匹配，轻则丢包，重则链路起不来。实际项目里我一般会先做一张“MAC IO 电压—PHY 配置—RGMII 电压”的三列对照表，三列对不上就不往下画。

注意：SERDES 接光笼子，SGMII 是另一套配置。看到“光口”两个字就默认 SERDES，是硬件设计里很容易翻车的一步。

2.3 电源域与时钟域划分

YT8521S 周边电源不是单一 3.3V 能打发的。参考图里能看到 VCC_3V3、AVDD33_G1、DVDD_RGMII_G1、AVDDL_G1、DVDDL_G1、VCC_1V8 等网络，还有 1.8V OUTPUT 的标注。画原理图时要把这些网络按模拟、数字、IO、低压域分开，不能图省事全部并到一个 3.3V 平面上。

去耦组合在参考图里给得很直接：4.7uF 加 100nF，电容容差 10%，耐压 25V。4.7uF 负责局部储能，100nF 负责高频回流，两个都要有，不能只留一个。100nF 的环路越小越好，通常放在电源引脚同一面，先过电容再进引脚；4.7uF 可以稍远，但也不能放到另一块电源区域去。

时钟域单独说。REFCLK_PHY_G1_25M 是 25MHz、3.3V、25ppm、CMOS 参考时钟，给 PHY 提供基准。硬件上要关注三件事：时钟源供电要干净，时钟走线尽量短且远离 SERDES 差分对，时钟输出端串联电阻按参考图预留。25ppm 是频偏指标，不要随手换成普通晶振了事；CMOS 电平也要和 PHY 的参考时钟输入要求对上，不能把差分时钟直接灌进单端输入。

电源和时钟划分清楚后，整张图的“地”也要跟着划分。模拟地和数字地通常在单点或磁珠处汇合，RGMII 和 SERDES 的参考地要保持完整。高速信号换层时旁边要有回流地过孔，差分对不要跨分割。这些规则听起来像老生常谈，但真正打样翻车时，十有八九还是回流路径先出问题。

3. 关键电路实现：复位、时钟、MDIO 与 LED 配置的落地细节

总体框图定下来后，真正决定这块板能不能工作的，是复位、时钟、管理通道和配置引脚这些“小电路”。它们占原理图面积不大，却直接决定 PHY 能不能被识别、RGMII 能不能起链路、光口能不能正常上报状态。参考图在这些位置给了明确的阻容值和网络名，适合直接对照落地。

3.1 复位电路：CPLD 控制与 RC 备选的分工

参考图里 G1_RESET_N 的上拉建议选 3.3V，复位保持时间大于 10ms。复位信号可以由板卡上的 CPLD 控制，也可以设计 RC 电路控制。两种方式不是随便二选一：CPLD 控制适合需要软复位、上电时序联动和调试阶段强制复位的场景；RC 电路适合没有 CPLD、成本敏感且复位时序固定的板子。

RC 电路的关键是时间常数和复位阈值。复位低有效时，电容通过电阻充电，RESET_N 从低往高爬。10ms 是最低要求，实际取值要留余量，通常按 20ms～50ms 去算，并考虑电阻容差和 PHY 复位阈值。上拉接 3.3V，不要接到 1.8V 或 2.5V 上，否则 CPLD 驱动侧和 PHY 侧的电平判定容易对不上。

用 CPLD 控制时，我一般会把上电复位和软复位合并成一个模块，输出低有效复位。下面这段 Verilog 是常见的写法，计数长度按 25MHz 时钟估算，约 40ms。

// 上电复位与软复位合并，输出低有效复位给 PHY module phy_reset_ctrl ( input wire clk_25m, // 板载 25MHz 参考时钟 input wire rst_input_n, // 外部复位输入，低有效 output reg phy_reset_n // 送 YT8521S RESET_N ); reg [19:0] cnt; // 20bit 计数，25MHz 下满量程约 41.9ms always @(posedge clk_25m or negedge rst_input_n) begin if (!rst_input_n) begin cnt <= 20'd0; phy_reset_n <= 1'b0; end else if (cnt < 20'd1_000_000) begin // 25MHz × 40ms = 1,000,000，满足大于 10ms 的复位要求 cnt <= cnt + 1'b1; phy_reset_n <= 1'b0; end else begin phy_reset_n <= 1'b1; end end endmodule

这段代码的逻辑很直白：外部复位拉低时立即把 PHY 复位拉低并清零计数；外部复位释放后，计数器从 0 开始计到 1,000,000，期间保持复位低电平，计满后释放复位。25MHz 下 1,000,000 个周期约 40ms，比参考图要求的 10ms 多留了余量。如果板载时钟不是 25MHz，把计数上限按“时钟频率 × 复位毫秒数 / 1000”重算，不要直接照抄。复位输出低有效，和 YT8521S 的 RESET_N 网络名对应；如果实际电路加了反相器，代码极性要跟着改。

提示：CPLD 控制复位时，CPLD 自身的上电时序要早于 PHY 复位释放，否则 CPLD 还没配置完，PHY 已经被释放，MDIO 扫描会不稳定。

3.2 25MHz 参考时钟与时钟走线

REFCLK_PHY_G1_25M 是这颗 PHY 的参考时钟，参考图标注 25MHz、3.3V、25ppm、CMOS。选型时不要只看频率，三个参数要一起对：频率决定 RGMII 和内部时钟基准，25ppm 决定频偏余量，CMOS 决定电平接口。时钟源供电脚旁边放 100nF，电源入口放 4.7uF，和 PHY 的电源去耦分开布置。

时钟走线尽量短，尽量不走长距离分支。RGMII 的 TXC/RXC 是 125MHz 随路时钟，和 25MHz 参考时钟不是一回事，但都怕串扰。布局时让 25MHz 时钟远离 SERDES 差分对和光笼子高速区，中间用地过孔或地平面隔开。时钟线上如果参考图预留了串联电阻，不要随手短接，按实际时钟源驱动能力和 PHY 输入要求决定是否贴。

RGMII 侧的 TXC/RXC 走线要按差分时钟的严谨程度去对待，虽然它们是单端信号，但频率不低。通常的做法是让 TXC 与 TXD 组、RXC 与 RXD 组分别成组走线，组内等长，组间留够间距。时钟线不要跨分割，换层时旁边加回流地过孔。RGMII 的时序余量本来就不宽裕，时钟走线多绕几毫米，后面调延时可能就要多花几天。

3.3 MDC/MDIO 上拉、PHYAD 与 LED 复用配置

MDC/MDIO 是调试阶段最常用的通道。参考图里 RGMII1_MDC、RGMII1_MDIO 通过 4.7K 电阻上拉，MDIO 数据线必须有上拉，MDC 是否上拉按 MAC 侧要求确认。上拉电压接 3.3V，和 PHY 的 IO 域一致。多个 PHY 挂在同一组 MDIO 上时，每个 PHY 的 PHYAD 必须唯一，否则读写会串地址。

YT8521S 的 LED 引脚和配置引脚存在复用关系。参考图里能看到 LED0/PHYAD0_G1、LED1/CFG_LDO0_G1、LED2/CFG_LDO1_G1 这些网络，上电时会锁存电平，决定 PHY 地址和 LDO 配置。LED2/CFG_LDO1 在上电时为高电平，LED2 低电平有效；LED0/PHYAD0 上电时为低电平。这些上电默认电平不是装饰，画图时如果为了 LED 方便把上拉下拉改掉，PHYAD 或 CFG_LDO 配置就可能跟着变。

LED 串联电阻的取值也要注意。参考图里 LED 支路有 1K 电阻，LED 低电平有效时，PHY 引脚拉低点亮。如果串联电阻太大，LED 电流不够，亮度低但一般不影响配置；如果为了亮度把电阻改得很小，灌电流可能超过引脚能力。更稳妥的做法是保持参考图的 1K 级别，先保证配置锁存电平不被 LED 负载拖偏，再调亮度。

3.4 去耦与电源滤波的元件选型

参考图里的去耦组合是 4.7uF/10%/25V 加 100nF/10%/25V，模拟电源入口用磁珠或电感隔离。磁珠的作用是把数字噪声挡在模拟电源外面，不是“越多越好”。每路电源入口一颗磁珠，磁珠后面放 4.7uF 和 100nF，磁珠前后不要共用过孔，地回流要短。

100nF 电容的封装和位置比容值更关键。0402 封装靠近引脚，走线从焊盘到引脚尽量短，不要先拉一段长线再进电容。4.7uF 可以放在电源入口附近，负责局部储能。耐压 25V 对 3.3V 域足够，容差 10% 是参考图给定值，换成 20% 也能用，但不要换成低耐压或小封装导致直流偏压下降容值。

模拟地和数字地的处理要按参考图的单点汇合思路来。AVDD33_G1 和 DVDD_RGMII_G1 的去耦地不要随手接到不同地平面后就不管了，地平面之间的连接点要靠近 PHY 下方。SERDES 差分对下方的地要完整，不要在差分对正下方挖空或走其他电源线。去耦和滤波做对了，后面调试时很多“链路偶发不通”的问题会少一半。

4. SERDES 接口与光笼子连接：差分走线、AC 耦合与兼容性检查

RGMII 到 PHY 这一段是并行接口，SERDES 到光笼子这一段是高速串行接口，两段的硬件设计规则完全不同。参考图把 SERDES 差分对送到光笼子，方向是明确的；真正要在 PCB 上落地时，差分阻抗、AC 耦合、回流路径和光模块上电时序要逐项检查。

4.1 SERDES 到光笼子的连接关系

SERDES 侧通常是一对 TX 差分和一对 RX 差分，TX 从 PHY 发往光模块，RX 从光模块回 PHY。参考图里能看到 SerDes_TXPN1、SerDes_RXPN1 这类网络名，连接到光笼子侧。AC 耦合电容按光模块和 PHY 的要求放置，常见是 100nF 级别，靠近连接器或光笼子一侧，具体值以所用光模块规范为准。

差分对极性反了不一定马上报废，有些 PHY 支持极性反转配置，但硬件设计阶段不要指望软件兜底。画图时在差分对旁边标 P/N，PCB 走线时保持极性一致，光笼子引脚定义和 PHY 引脚定义逐一对照。光笼子的金属壳要接地，但接地点不要离差分对太远，否则高速回流会绕路。

4.2 差分对布线约束与回流路径

SERDES 差分对的常规控制目标是 100Ω 差分阻抗，具体以叠层计算为准。对内等长通常控制得很紧，5mil 以内是常见做法；对间不必强行等长，但也不要差出明显长度。差分对尽量少过孔，必须换层时在过孔旁边放回流地过孔，且两根线一起换层，不要一根换一根不换。

回流路径是差分走线里最容易被忽视的部分。差分对下方要有完整参考地，不能跨分割，不能从电源平面挖空区上方穿过。光笼子附近如果有电源岛或隔离区，差分对要绕开，不要为了省空间从缝里穿。差分对与其它高速信号保持间距，至少不要平行走很长一段；和时钟线、复位线、MDC/MDIO 分开走，减少串扰。

AC 耦合电容的摆放也有讲究。电容靠近光笼子一侧时，电容焊盘会引入阻抗不连续，所以焊盘要做小，电容下面的地要挖空或按叠层要求处理。电容值不要随意改，光模块和 PHY 的耦合要求不一致时，以两边规范的交集为准。硬件调试阶段如果光口链路不通，先查 AC 耦合电容有没有漏贴、贴错值、极性装反。

4.3 与 SGMII 设计的差异和改配点

SGMII 和 SERDES 都可能是差分接口，但协议和配置不同。参考图明确写的是 SERDES 接光笼子，并且提醒“与 SGMII 不同，注意不要混淆，如果是 SGMII 需要修改 YT8521S 功能配置”。这句话要写进设计检查表，不能只留在图面上。

实际项目里，如果需求从光口改成电口或 SGMII 对接，最省事的做法不是改几根线，而是把接口模式、配置引脚、复位时序和 MDIO 初始化脚本一起过一遍。YT8521S 的 CFG_LDO[1:0]=2b00 对应 DVDD_RGMII=3.3V，这个配置和 RGMII 侧有关；SERDES/SGMII 的选择又在功能配置里，两个地方不要混为一谈。

4.4 上电时序与光模块识别

上电顺序通常是先给 PHY 和光笼子供电，等电源爬升完成后再释放 RESET_N，复位保持大于 10ms，然后通过 MDIO 配置 PHY，最后识别光模块。光模块的供电如果由板卡控制，要确认光模块上电完成后再去读状态，否则可能读不到。

调试时可以按下面顺序走：先测 VCC_3V3、VCC_1V8、DVDD_RGMII_G1 的电压和上电顺序；再测 RESET_N 释放时间；然后用 MDIO 读 PHY 的 ID 和状态寄存器；最后看光模块的 TX_DISABLE、LOS 等状态。每一步只改一个变量，不要一次性换电容、改电阻、改配置，否则出了问题很难定位。

注意：光笼子没插模块时，部分状态引脚状态和插模块时不同，不要把“没插模块”误判成 PHY 故障。

5. 避坑与常见问题排查：五类翻车点及定位路径

硬件参考图能减少重复劳动，但不能替代接口边界检查。下面五类问题在 RGMII 转 SERDES 的板子上出现频率很高，每一类都按“现象—原因—解决”拆开写，方便打样后快速定位。

5.1 复位与配置类问题

复位上拉电压接错，是最常见的一类。现象是 MDIO 扫不到 PHY，LED 不亮，或者 PHY 偶尔能识别、复位一次又消失。原因通常不是 PHY 坏了，而是 RESET_N 上拉接到了 1.8V 或 2.5V，和 CPLD 驱动电平不匹配；也可能是复位保持时间不足 10ms，电源还没爬完 PHY 就被释放。解决方法是按参考图把复位上拉到 3.3V，用 4.7K 级别电阻，复位保持时间做到 20ms 以上；CPLD 驱动侧如果是 1.8V IO，加电平转换或开漏上拉，保证低电平能拉下去、高电平能释放到位。

CFG_LDO 配置和 RGMII 电压域对不上，是第二类。现象是链路能起来但丢包、CRC 错误多，或者干脆协商不到千兆。原因是 CFG_LDO[1:0]=2b00 对应 DVDD_RGMII=3.3V，而 MAC 侧 IO 可能是 1.8V，两边直连后电平不匹配。解决方法是先做一张“MAC IO 电压—CFG_LDO 配置—DVDD_RGMII 电压”对照表，三列对齐后再画连线；如果 MAC 侧不能改，就要改 PHY 配置或加电平转换，不要靠软件延时去补硬件电平差。

LED/PHYAD 复用被 LED 负载拖偏，是第三类。现象是 PHY 地址和预想的不一样，MDIO 读写到错误地址，或者两个 PHY 地址冲突。原因是 LED0/PHYAD0、LED1/CFG_LDO0、LED2/CFG_LDO1 在上电时锁存电平，LED 串联电阻和上下拉如果改变了锁存时刻的电平，地址就变了。解决方法是按参考图保留 4.7K 上拉和 1K 级别 LED 串联电阻，画完原理图后单独列一张 PHYAD 分配表，上电默认电平逐脚核对，不要等打样后再改电阻。

5.2 接口与电源类问题

SERDES 和 SGMII 混淆，是光口板最容易翻车的一类。现象是光模块插上后链路不通，MDIO 能读到 PHY 但光口没有流量，或者 MAC 侧一直报错。原因是把 SERDES 接法直接套到 SGMII 场景，PHY 功能配置没改，AC 耦合和上电时序也没跟着调整。解决方法是先确认对端是光笼子还是 SGMII 接口：光笼子按 SERDES 差分对走，SGMII 则要修改 YT8521S 功能配置，并把复位、MDIO 初始化、光模块状态一起重核。原理图网络名也要改，避免后面的人误以为还是 SERDES。

去耦和回流路径不足，是第四类。现象是千兆能协商但误码率高，光口眼图余量小，或者温度一上来就掉链路。原因是 100nF 离电源引脚太远，4.7uF 体电容缺失，模拟电源和数字电源混在一起，SERDES 差分对跨了分割。解决方法是按参考图每路电源放 4.7uF 加 100nF，100nF 靠近引脚同面放置，模拟电源入口加磁珠隔离，差分对下方保持完整地平面，换层时加回流地过孔。打样后如果误码率异常，先查去耦和回流，不要一上来就换 PHY。

MDIO 上拉缺失或地址冲突，是第五类。现象是 MDIO 读回全 1、全 0 或随机值，PHY 扫描时有时无。原因是 MDIO 没有 4.7K 上拉到 3.3V，或者多个 PHY 的 PHYAD 配成同一个地址。解决方法是补上 MDIO 上拉，检查 MDC 上拉是否符合 MAC 侧要求，给每个 PHY 分配唯一地址，并在上电锁存后读一次地址寄存器确认。调试时先用万用表测 MDIO 静态电平，再用示波器看 MDC 时钟和数据波形，比反复改代码快。

6. 验收与答辩：三张表把硬件参考图讲成可复现方案

验收时不要从头翻原理图，先拿三张表对。第一张是接口边界表：MAC 的 RGMII 电压域、PHY 的 CFG_LDO 配置、DVDD_RGMII 实际电压三列必须一致；第二张是电源

本文还有配套的精品资源，点击获取