问题记录
1、Axi stream或者Axi Lite和逻辑通信时，因时钟时序不匹配，造成时序不收敛。
2、从别处考来的工程中，自带使用set_clock_groups -asynchronous组时，-of objects［get pins U_xxxx/xxxx…］，xxx时钟引用不对。造成编译未报错，但是时序不收敛。
问题解决
1、很多时候axi都是100mhz，软核下发的参数打两拍解决，甚至不打拍。工程一大就会出现时序不收敛。
该问题解决方法：
使用原语：
单bit xpm_cdc_array_single
多bit xpm_cdc_gray
以及快时钟域下单比特信号变到慢时钟域下
xpm_cdc_pulse，
可以发现原语里都是默认4拍。
2、xdc设计前，tcl report_clocks，获取当前工程所有时钟状态，确保时钟xdc路径有效，索引正确
