简介：这份FPGA数字系统设计实验报告面向电子信息、计算机等专业修读FPGA开发课程的学生，聚焦ISE集成开发环境的上手与Xilinx IP核的配置使用，可作为院选实验的参考范例与报告撰写模板。资源包共1个docx文档，约219KB，内容按实验原理、实现步骤、测试结果与实验总结四部分组织，完整覆盖数字时钟管理实验与VGA显示实验两个模块。其中DCM实验讲解Clocking Wizard的时钟分频、倍频与相移设置及顶层模块例化、综合仿真流程；VGA实验则涉及时序宏定义、扫描原理与子模块划分，并给出Spartan6平台上的实现思路。已有193人学习，适合需要对照实验流程、补齐报告结构或复习IP核用法的读者参考借鉴。

1. 一份 FPGA 实验报告，为什么值得翻出来重做一遍

很多人对“实验报告”三个字有天然抵触，觉得是交完就删的课程作业。但这份基于 FPGA 的数字系统设计实验报告不太一样：它把 ISE 环境下两个最常被问到的落地场景——数字时钟管理（DCM）和 VGA 显示——串成了一条完整的工程链路。你拿到的不只是两份报告模板，而是一套能在 Spartan-6 开发板上跑通的参考设计：从 Clocking Wizard 生成 IP 核、顶层例化、写 Test Fixture 跑行为仿真，到 UCF 约束、生成比特流、用 Adept 下载配置，每一步都有对应的文件结构和参数。适合正在做 fpga开发 入门项目、被时钟抖动和 VGA 时序折腾过、或者想补一遍 ISE 老工具链实操的人。下面按“先立原理、再动手、最后排坑”的顺序拆开讲。

2. 数字时钟管理实验：从 100MHz 到 50M/200M 的 IP 核配置

2.1 为什么同步设计离不开 DCM

大型设计推荐同步时序电路，这不是一句口号。同步电路的所有触发器都挂在同一个时钟沿上，时钟的周期、占空比、延时和抖动直接决定建立时间和保持时间还剩多少余量。板子上晶振出来的 100MHz 经过布线网络到达各个触发器，延时和抖动都会累积，这时候就需要全局时钟资源去驱动主时钟，把抖动和延迟压到最低。Xilinx 在 FPGA 里提供的 DCM（数字时钟管理器）就是干这件事的专用模块，分频、倍频、去抖动、相移都能做。实验里要求 CLK_OUT1 出 50MHz、CLK_OUT2 出 200MHz 且相位 180 度，本质是在练“怎么用 IP 核把一路参考时钟派生出多路不同频率、不同相位的时钟”，这是后面 VGA 实验要 65MHz 像素时钟的前置技能。

2.2 用 Clocking Wizard 生成 dcm_core

新建工程后，设计输入这一步选的是 IP(CORE Generator & Architecture Wizard)，文件名 dcm_core。向导里选 FPGA Features and Design -> Clocking -> Clocking Wizard，第一页保持输入频率 100MHz 默认值，第二页把 CLK_OUT1 设 50M、CLK_OUT2 设 200M、相位 180 度，其余默认。这里有个容易被忽略的点：Clocking Wizard 生成的是 .xco 文件加一堆配套文件，它不是一个你能直接改的 Verilog 模块，改参数要回到向导里重新生成，别去手改生成目录里的代码。

// top.v 顶层模块，例化 DCM IP 核 module top( input wire clk, // 板载 100MHz 晶振输入 input wire rst_n, // 低电平复位 output wire clk_50m, // DCM 输出 50MHz output wire clk_200m // DCM 输出 200MHz，相位 180 度 ); // 例化代码来自 CORE Generator 的 View HDL Instantiation Template dcm_core u_dcm_core ( .CLK_IN1 (clk), .CLK_OUT1 (clk_50m), .CLK_OUT2 (clk_200m), .RESET (~rst_n), .LOCKED () // 锁定指示，调试时可引出到 LED ); endmodule

这段代码的关键在例化模板的来源：在工程管理区展开 CORE Generator，选 View HDL Instantiation Template，ISE 会自动生成端口列表，复制过来改端口名即可，不要凭记忆手写端口。参数上，CLK_IN1 必须接板载 100MHz，RESET 是高有效，所以复位信号取反；LOCKED 是 DCM 锁定输出，综合后如果时钟没出来，第一件事就是把这个信号引到 LED 或仿真波形里看它有没有拉高。常见做法是把 LOCKED 当作下游逻辑的复位释放条件，避免时钟还没稳就开始跑。

2.3 综合、RTL 视图与行为仿真

综合前在工程管理区把 view 切到 Implementation，双击 Synthesize-XST。综合完展开 Synthesize-XST 选 View RTL Schematic，能看到 DCM 被综合成什么样子——这一步不是走过场，RTL 图里如果 DCM 被优化掉或者端口悬空，后面仿真再对也没意义。接着加仿真文件：New Source 选 Verilog Test Fixture，ISE 会自动生成基本信号并对被测模块例化，你只需要补时钟翻转逻辑。

// top_tb.v 测试激励 `timescale 1ns / 1ps module top_tb; reg clk; reg rst_n; wire clk_50m; wire clk_200m; top u_top ( .clk (clk), .rst_n (rst_n), .clk_50m (clk_50m), .clk_200m (clk_200m) ); initial begin clk = 0; rst_n = 0; #100 rst_n = 1; // 100ns 后释放复位 end // 100MHz 输入：周期 10ns，每 5ns 翻转一次 always #5 clk = ~clk; endmodule

timescale 1ns/1ps决定了#5代表 5ns，100MHz 对应周期 10ns，所以半周期翻转一次正好。复位保持 100ns 是为了让 DCM 有足够时间锁定，实际板子上 LOCKED 拉高可能需要更久，仿真里这个值够用。把 view 切到 Simulation，选中测试代码，双击 Simulate Behavioral Model 启动 ISE Simulator。看波形时重点核对两件事：clk_out1 周期是不是 clk 的两倍（频率 1/2），clk_out2 周期是不是 clk 的一半（频率 2 倍）且相对 clk 有 180 度相移。如果 clk_out2 出不来，先确认向导里 200MHz 没有超出器件该输出口的频率上限，Spartan-6 的 DCM 对输出频率有范围约束，超了会直接报错或静默降频。

3. VGA 显示实验：时序宏定义、三子模块与 65MHz 像素时钟

3.1 VGA 扫描原理落到时序参数上

VGA 显示的底层是电子束从左到右水平扫描、从上到下垂直扫描，速度快到人眼看到一整幅图，其实某一时刻只有一个像素点在发光。落到数字设计上，就是行同步（HS）和场同步（VS）两个信号按固定节拍拉低拉高，配合消隐区把电子束“拉回”行首和场首。实验用 SVGA 分辨率，像素时钟 65MHz，这个频率不是随便定的：它要匹配行场时序里每一行、每一场的像素总数和刷新率。所以 VGA 实验的第一步不是写代码，是把时序参数用宏定义固定下来，后面 vga_timing 模块直接引用，改分辨率只改这一个文件。

// SVGA_DEFINES.v 时序宏定义（按 65MHz 像素时钟、SVGA 60Hz 典型参数） `define H_ACTIVE 1024 // 行有效像素 `define H_FP 24 // 行前沿 `define H_SYNC 136 // 行同步脉冲 `define H_BP 160 // 行后沿 `define H_TOTAL (`H_ACTIVE + `H_FP + `H_SYNC + `H_BP) // 一行总像素 `define V_ACTIVE 768 // 场有效行 `define V_FP 3 // 场前沿 `define V_SYNC 6 // 场同步脉冲 `define V_BP 29 // 场后沿 `define V_TOTAL (`V_ACTIVE + `V_FP + `V_SYNC + `V_BP) // 一场总行数

这些数字是 SVGA 60Hz 下的常见取值，不同显示器容忍度略有差异，但同步脉冲宽度和前后沿比例不能乱改，改错了表现为画面偏移、抖动甚至无信号。宏定义用反引号引用，综合时展开成常数，不占资源。我一般会把 H_TOTAL 和 V_TOTAL 也算成宏，因为计数器比较时直接拿总数判断回绕，比在模块里硬编码数字好维护。

3.2 vga_timing、color_gen 与顶层例化

工程里三个子模块分工明确：vga_timing 负责产生行场计数和 HS/VS 同步信号，color_gen 根据当前像素坐标决定 RGB 输出，dcm_dsgn 提供 65MHz 像素时钟。顶层 VGA_display.v 把三者例化在一起。注意实验里 DCM 的输入还是 100MHz，输出改成 65MHz，生成方法和实验一完全一样，只是向导里输出频率填 65M。

// VGA_display.v 顶层例化三个子模块 module VGA_display( input wire clk, // 100MHz 板载时钟 input wire rst_n, input wire sw0, // SW0 切换显示模式 output wire hs, output wire vs, output wire [3:0] r, output wire [3:0] g, output wire [3:0] b ); wire clk_pix; // 65MHz 像素时钟 wire locked; wire [10:0] x_cnt; // 行计数，0~H_TOTAL-1 wire [10:0] y_cnt; // 场计数，0~V_TOTAL-1 wire video_on; // 有效显示区指示 // 65MHz 像素时钟，来自 Clocking Wizard dcm_dsgn u_dcm ( .CLK_IN1 (clk), .CLK_OUT1(clk_pix), .RESET (~rst_n), .LOCKED (locked) ); vga_timing u_timing ( .clk_pix (clk_pix), .rst_n (rst_n & locked), // 时钟锁定后才释放复位 .hs (hs), .vs (vs), .x_cnt (x_cnt), .y_cnt (y_cnt), .video_on (video_on) ); color_gen u_color ( .clk_pix (clk_pix), .video_on (video_on), .x_cnt (x_cnt), .y_cnt (y_cnt), .sw0 (sw0), .r (r), .g (g), .b (b) ); endmodule

例化时把rst_n & locked接到 vga_timing 的复位端，是为了等像素时钟稳定后再让计数器跑，否则上电瞬间计数器可能跑飞，画面出现撕裂。x_cnt 和 y_cnt 位宽取 11 位，因为 H_TOTAL 和 V_TOTAL 都超过 1024，10 位不够。color_gen 里根据 sw0 切换两种显示状态，实验要求拨动 SW0 在两种画面间切换，实现上就是在 color_gen 里用 sw0 做条件选择不同的 RGB 输出逻辑，比如一种纯色渐变、一种条纹或色块。

3.3 UCF 约束与比特流下载

约束文件是新手最容易漏的一步。新建源文件选 UCF，把顶层端口绑到开发板实际引脚：clk 接晶振引脚，hs/vs 和 RGB 接 VGA 接口对应引脚，sw0 接开关。引脚号必须对照开发板原理图，抄错一个就是黑屏。约束写完后双击 Implement Design，再双击 Generate Programming File 生成比特流，连开发板、VGA 线接显示器，打开 Adept 软件配置 FPGA。

# VGA_display.ucf 片段（引脚号需按实际开发板原理图替换） NET "clk" LOC = "V10" | IOSTANDARD = "LVCMOS33"; NET "rst_n" LOC = "T5" | IOSTANDARD = "LVCMOS33"; NET "sw0" LOC = "T10" | IOSTANDARD = "LVCMOS33"; NET "hs" LOC = "B11" | IOSTANDARD = "LVCMOS33"; NET "vs" LOC = "A11" | IOSTANDARD = "LVCMOS33"; NET "r[3]" LOC = "C14" | IOSTANDARD = "LVCMOS33"; # 其余 RGB 位与 VGA 引脚按原理图补齐

UCF 里 IOSTANDARD 要和板子电平匹配，Spartan-6 开发板 VGA 接口一般是 3.3V LVCMOS。引脚号这里只是示意，实际以你手上板子的原理图为准，别直接照抄。生成比特流后如果 Adept 识别不到器件，先查 USB 驱动和板子供电，再查 JTAG 链路，这一步的坑比代码本身还多。

4. 避坑与排查：这五个地方最容易翻车

4.1 现象：仿真波形里 clk_out2 完全没有输出

原因通常是 Clocking Wizard 里 200MHz 超出了当前器件 DCM 输出口的频率范围，向导可能不报错但生成后该路被禁用。解决是回到向导确认输出频率上下限，必要时换用 CLKFX 输出或降低目标频率，别在生成后的代码里硬改。

4.2 现象：VGA 显示器提示“无信号”或画面全黑

先查 UCF 引脚是否和原理图一致，尤其是 hs/vs 和像素时钟引脚；再查 DCM 的 LOCKED 有没有接进复位逻辑，时钟没锁定计数器不跑，自然没有同步信号。用示波器或逻辑分析仪量 hs 引脚，有波形说明时序在跑，问题在 RGB 或显示器兼容性。

4.3 现象：画面整体偏移或边缘被裁掉

这是时序宏定义里前后沿或同步脉冲宽度和显示器期望不匹配。SVGA 的 H_SYNC、V_SYNC 宽度有行业惯例值，改分辨率时前后沿要按比例重算，不能只改 H_ACTIVE。解决是把 H_TOTAL 和 V_TOTAL 算对，用计数器回绕判断，别用固定数字比较。

4.4 现象：综合报错“找不到 dcm_core”

IP 核生成后工程里多了 .xco 和生成目录，但顶层例化时模块名或端口名拼错，或者生成目录没加入工程。解决是回到 CORE Generator 的 View HDL Instantiation Template 重新复制模板，确认 .xco 在工程层级里可见，别手动改生成文件。

4.5 现象：下载后板子没反应，Adept 报器件 ID 不匹配

多半是工程器件型号选错，实验二要求 Spartan6 和 xc6slx16，新建工程时如果沿用了实验一的默认型号，比特流和实际芯片对不上。解决是工程属性里核对器件族和型号，重新生成比特流再下载。

5. 进阶用法：把两份实验合成一个可复用的时钟与显示骨架

把两个实验分开做，你得到的是两份报告；合起来做，你得到的是一个能复用的骨架。具体做法是：以 VGA 实验的顶层为主干，把实验一的 DCM 配置思路迁移过来，但不止步于 65MHz 像素时钟——再派生一路 25MHz 给低速逻辑（比如按键消抖、状态机），一路 100MHz 原样送给需要高速采样的模块，三路时钟在同一个 Clocking Wizard 里一次配好，LOCKED 统一做复位释放。这样后面加任何外设，时钟树不用重搭。

验证方法上，别只靠“显示器亮了”判断成功。我一般会做三层验证：第一层行为仿真看 hs/vs 周期和相移是否符合宏定义算出来的值；第二层综合后看 RTL 图确认 DCM 和计数器没被优化；第三层上板用逻辑分析仪抓 hs 和 clk_pix，量实际周期。三层都过，才算这个骨架可信。

有个血泪经验：早期我做 VGA 时只改了 H_ACTIVE 没重算 H_TOTAL，仿真看着对，上板画面右边一条黑边，查了半天以为是显示器问题，最后发现是计数器回绕点算错。从那以后我每次改分辨率宏定义，都强制把 H_TOTAL 和 V_TOTAL 手算一遍再和代码里的表达式对一次，这个习惯救过好几次。希望帮到你。

本文还有配套的精品资源，点击获取