简介：这份中文版规格书手册面向数字电源、服务器电源及工业自动化领域的硬件与电源工程师，系统梳理英飞凌 XDPP1100-Q024 数字电源控制器的架构、参数与配置要点。正文围绕 ARM Cortex-M0 100MHz 处理器、64kB OTP、32kB RAM 和 80kB ROM，说明单/双路全数字电压轨控制、低延迟硬件控制环及次级侧调节方案。高速采样部分给出 50MHz 11位电压 ADC（1.25mV/LSB、全温 ±1% 设定点精度）与 25MHz 9位电流 ADC 的选型依据，并涵盖 OVP、UVP、OCP 和正负峰值电流限制等保护比较器。PWM 章节涉及最多12路高分辨率 DPWM、78.125ps 脉宽分辨率、1.25ns 死区、最高2MHz开关频率，以及边沿对齐、相位调整、周期匹配、软启动、突发模式、磁通平衡和相电流平衡等功能；手册还列有电压模式、峰值电流模式、恒流/恒功率模式等反馈控制选项。资源包为1个PDF文件，约1.35MB，已有223人学习，适合在方案选型、原理图设计与固件参数核对阶段查阅。

1. 数字电源控制器：真正的环路不在那颗 Cortex-M0 里

翻 XDPP1100 这份规格书，看到「100 MHz ARM Cortex-M0」的人多半会默认环路是固件在跑 PID。实际情况恰好反过来：输出电压的每一次调节走的是一条纯硬件的有限状态机通路，MCU 只在旁边做配置、遥测和通信。这个分工不是省成本，是被时间尺度逼出来的——2 MHz 开关频率下一个周期只有 500 ns，采样、计算、发波全得挤进去，任何一次中断抖动都足以把相位裕度吃干净。搞不清这条边界在哪，规格书里那串 78.125 ps、1.25 ns、200 MHz 比较器就只是一堆孤立数字。下面按「谁在最紧的时间线上 → 靠什么把模拟量变成数 → 怎么把数变成波形」三层拆开，顺带把几个一定会踩的坑摆出来。

2. 控制环的三层分工：谁在 500 ns 内决定占空比

数字电源最容易产生的误解，是把「有 MCU」当成「MCU 在控环」。XDPP1100 的架构说明里写得很清楚：控制环由有限状态机（FSM）驱动，PID 补偿器是硬件模块，MCU 子系统负责增强控制、实时监控、外设配置和通信管理。这三句话把职责切得很干净，但为什么要这么切，得先算时间账。

2.1 先把时间预算算清楚：2 MHz 下一个周期只剩 500 ns

DPWM 最高开关频率 2 MHz，周期 500 ns。这 500 ns 里要完成：采输出电压、采输出电流、跑补偿器、算出新占空比、写进 DPWM 比较寄存器、等下一个周期边界生效。留给软件的全部预算就这么多，而且不是平均值，是最坏值——环路要的是确定性，不是平均性能。

再看两条采样通路的节奏差异。电压 ADC 是 50 MHz，采样间隔 20 ns，一个开关周期能拿到 25 个点；电流 ADC 是 25 MHz，间隔 40 ns，一个周期 12.5 个点。电压通路的点密度是电流通路的两倍，这不是随手定的参数：电压通道要重建纹波波形、要做边沿检测、要支撑动态同步整流死区优化，点少了根本画不出波形；电流通道主要服务于峰值检测和保护比较，12 个点够定位峰值，但不够做精细的波形重建。

现在把这套东西放到 Cortex-M0 上试试。M0 是 100 MHz、Thumb 指令集、没有 FPU，定点乘加要靠软件或有限硬件乘法器。一次中断响应、压栈、读 ADC 结果、跑二阶 IIR、写比较寄存器、出栈，保守估计在数百纳秒量级，而且这个数字会随中断嵌套、总线竞争、Flash 等待周期漂移。500 ns 的周期里塞进一个耗时不确定的几百纳秒，剩下的裕度基本靠运气。

延迟本身还会直接吃掉相位裕度，这个换算关系值得背下来：相位滞后 ≈ 360° × f_sw × t_delay。2 MHz 下每 50 ns 延迟就是 36° 相位滞后，100 ns 就是 72°。一个本来设计到 60° 裕度的环路，多 100 ns 延迟就直接进临界区。这就是为什么控制环必须硬件化——不是为了跑得快，是为了让延迟变成一个已知常数。

2.2 硬件 FSM 加 PID：原点极点、两个零点、两个高频极点各干什么

规格书里对补偿器的描述是「基于 PID 的数字补偿器，提供一个原点极点、两个高频极点、两个零点」。这五个极零点的组合对应的是经典 III 型补偿器的数字等价物，理解它们各自的职责，才能明白为什么它适合电压模式控制。

原点极点就是积分器，位置在直流处，作用是让直流增益趋于无穷，把稳态误差压到零。没有它，输出永远差那么一点点，PMBus 遥测读回来的电压和设定值对不上。两个零点放在中频段，提供相位超前——电压模式控制下 LC 输出滤波器自带一对共轭极点，在谐振频率附近产生接近 180° 的相位跌落，必须用两个零点把相位拉回来，否则环路在穿越频率处根本稳不住。两个高频极点放在开关频率附近，作用是压低高频增益，把开关纹波和高频噪声挡在环路带宽之外，避免它们被放大成占空比抖动。

数字实现上，这类补偿器常见的做法是二阶 IIR 级联，系数定点化后烧进配置区，FSM 在固定节拍上做乘加。关键在于节拍固定：从采样锁存到比较寄存器更新的时钟周期数是硬件定死的，不随代码路径变化。这一点比「算得快」重要得多——控制器的稳定性分析建立在延迟已知的前提上，延迟一旦是随机的，补偿器设计里的相位裕度就成了纸面数字。

FSM 的状态流转大致是：等待周期起点 → 触发采样 → 数据进补偿器 → 结果送 DPWM → 等下一个起点。每个状态的时钟数固定，所以整个环路的群延迟可以精确算出并写进设计文档。规格书里说的「cycle-by-cycle duty-cycle matching」也是这个体系的产物：每个周期的占空比与计算值严格对齐，不会因为流水线深度或握手时序出现周期间的占空比漂移。

2.3 MCU 的位置：80 kB ROM、32 kB RAM、64 kB OTP 各装什么

把 MCU 从环路里摘出来，不代表它闲着。Cortex-M0 跑 100 MHz，配 80 kB ROM、32 kB RAM、64 kB OTP，这套存储配置的分工很能说明设计意图。

ROM 里放的是原厂预置的基础和高级电源控制函数——启动时序、软启动、保护逻辑、遥测换算、PMBus 命令处理这些「所有客户都要用」的东西。写死在 ROM 里意味着不占客户的 OTP 空间，也意味着这部分代码经过验证、不会因为客户改代码而引入回归。

OTP 是给客户固件和参数用的，64 kB 一次性可编程。RAM 32 kB 是运行时状态。OTP 这个选择是这类器件的典型取舍：成本低、无外部存储器、上电即加载，代价是烧错不能改。这一点后面避坑章节会展开。

MCU 干的活具体包括：PMBus 命令解析（1 MHz I2C/PMBus，1.3 子集，命令集运行时可编程）、GPIO 管理（最多 16 个）、保护阈值和消隐时间的下发、多路输出的上电/断电时序编排、系统监控、看门狗、以及通过 UART 或可选次级 I2C 主从口跟外部通信。这些任务的时间尺度是微秒到毫秒，Cortex-M0 完全够用，而且它们天然允许抖动。

边界就在这：跟开关周期同步的、对延迟敏感的事，硬件做；跟人、跟系统、跟总线打交道的，软件做。规格书里「固件增强能力用于应用特性定制」那段列举的 PMBus 命令、GPIO 功能、保护与故障检测监控、控制增强、系统监控，全部落在软件侧，没有一项要求逐周期响应。

2.4 双环与单环：Q024 砍掉的不只是引脚

选型表里两个型号的差异很容易被当成「封装大小不同」，实际上砍掉的是一整条信号链。40 引脚版本是双独立环：3 个电压采样 ADC、2 个电流采样 ADC、12 路 DPWM、6 通道通用 ADC、16 个 GPIO、2 路温度输入、2 路使能、2 路 Power Good，还带次级 I2C 主从口。24 引脚版本是单环：2 个电压 ADC、1 个电流 ADC、6 路 DPWM、4 通道通用 ADC、11 个 GPIO、1 路温度、1 路使能、1 路 Power Good，没有次级串口。

数字上看是减半，实质上是 AFE 通道数决定了你能接几个反馈点。少一个电压 ADC，就少一路独立的输出电压或变压器绕组电压采样；少一个电流 ADC，就少一路独立的电流环或第二轨电流。对于交错并联或者需要 pre-buck / post-buck 的双轨架构，40 引脚版本才有完整的相位关系和磁通平衡控制资源。选型时先数反馈点，再数 PWM 路数，最后才看封装——顺序反了，做到一半发现通道不够，只能改板。

3. 模拟前端：50 MHz 电压 ADC 和 25 MHz 电流 ADC 为什么必须分开

把电压和电流采样做成两条独立的 ADC 通路，而不是用一颗多路复用的高速 ADC 轮流采，是这个架构里最值得琢磨的决定之一。答案藏在「同时性」和「量程」两个词里。

3.1 电压通道的四个硬指标：1.25 mV/LSB、0~2.1 V 差分、自动校准、±1% 全温

电压 ADC 是 11 位、50 MHz、差分输入、0 到 2.1 V 量程、LSB 1.25 mV、带自动失调校准，设定点精度在全温范围内 ±1%。

先看 LSB 和量程的对应关系。11 位是 2048 个码，乘 1.25 mV 得到 2.56 V 的转换器满量程，而规格书标称的差分电压范围是 0 到 2.1 V。这中间差了约 460 mV，对应大约 370 个码。这段差值不是浪费，是留给过冲、校准和线性区边缘的余量——开关电源的输出在负载跳变时会瞬间冲出设定值，如果 ADC 在 2.1 V 就顶到码值上限，动态过程的波形就削顶了，遥测和保护判断都会失真。常见的做法是把可用范围标在保证线性的区间内，满量程码留给极端情况。

1.25 mV/LSB 放到实际输出上是什么概念？假设输出 1 V 经分压后进 ADC，1.25 mV 对应输出侧约 0.125% 的分辨率。这个分辨率配合 ±1% 的全温设定点精度，足够支撑 PMBus 遥测的读数要求，也足够让环路在稳态时把误差压到一个码以内。

自动校准失调这一项容易被忽略，但它是 ±1% 全温精度的前提之一。ADC 自身的输入失调会随温度漂移，如果不在片上做点什么，这个漂移会直接叠加到输出电压上——因为环路是闭环的，它会把 ADC 的失调当成输出偏差去「纠正」，结果就是实际输出偏离设定值。常见实现思路是在上电或周期性把差分输入内部短接，测出一组失调码存起来，后续所有采样都减掉这个值；有的设计还会在不同温度点重做校准。规格书标的是「自动校准失调」，说明这件事是硬件自己完成的，不需要固件介入。

三路电压采样通道的分工也值得说清楚。第一路接输出电压的差分对，做闭环反馈；第二路接变压器绕组电压，做初级侧信息观测和同步整流时序优化；第三路在双环型号上给第二路输出。三路 ADC 并行工作，意味着输出电压和变压器波形是在同一时刻采的，这个同时性对磁通平衡和动态死区优化是刚需——分时复用的话，两路之间的采样 skew 会让伏秒积计算带上系统误差。

3.2 电流通道的双增益：100 µV/LSB 和 1.45 mV/LSB 差在哪

电流 ADC 是 9 位、25 MHz、差分输入、增益可选，两档 LSB 分别是 100 µV 和 1.45 mV。9 位是 512 个码，所以两档对应的满量程分别是 51.2 mV 和 742.4 mV,相差约 14.5 倍。

这个双量程设计直接对应两种截然不同的采样场景。第一档 100 µV/LSB、满量程 51.2 mV，是给铜箔走线采样或者小阻值分流器用的。PCB 上的一段铜箔做电流采样，阻值通常在零点几毫欧到几毫欧量级，满载压降也就几十毫伏，必须用高增益档才能分辨出小电流。第二档 1.45 mV/LSB、满量程 742 mV，适合集成功率级自带的电流输出，或者需要覆盖大动态范围峰值的场合。

两档之间怎么切是个工程问题。常见做法是按信号幅度自动换挡：小信号走高档位拿分辨率，超过阈值切到低档位防止饱和。换挡本身有建立时间，模拟开关切换、ADC 重新稳定需要若干个采样周期，所以不能在一个开关周期内反复来回切，否则读数会跳。设计上一般给换挡加迟滞，并且在换挡窗口内让保护逻辑暂时依赖硬件比较器而不是 ADC 读数——这就引出了下一节。

铜箔采样还有一个绕不开的物理事实：铜的电阻温度系数。规格书给的补偿系数是 3900 ppm/°C，也就是 0.39%/°C，这和纯铜约 0.393%/°C 的线性温度系数对得上。意思是器件的固件里内置了 R(T) = R₀(1 + α·ΔT) 的补偿模型，用片上温度传感器读数修正电流计算。不补的话，从 25°C 到 100°C，铜箔阻值涨了将近 30%，电流读数就低报 30%，过流保护点跟着漂——这是个非常隐蔽的失效模式，常温调试好的机器到了高温机柜里保护失灵，很难查。

3.3 比较器是另一条命：200 MHz 边沿检测与独立的 OVP/OCP 通路

规格书里保护比较器是单独列的：200 MHz 边沿检测比较器，加上 OVP、UVP、OCP、正负峰值限流的低延迟保护比较器。这些不是 ADC 通路的下游，而是平行的独立硬件通路。

200 MHz 意味着 5 ns 的时间分辨力。这个速度不是用来测电压幅值的，是用来测波形边沿的位置。变压器绕组电压是个方波，它的过零点位置决定了同步整流管什么时候该开、什么时候该关。靠 50 MHz ADC 每 20 ns 采一个点去找过零，定位精度只有 20 ns 量级；用 200 MHz 比较器直接抓边沿，精度提到 5 ns。同步整流管的死区如果设长了，体二极管导通损耗上来，效率掉；设短了，上下管直通，直接炸机。5 ns 的分辨力就是为了把这个窗口压窄的同时保住安全边际。

保护比较器的存在意义在于「不等 ADC」。ADC 有采样保持、转换、数据传输的延迟，走完一圈可能几十到上百纳秒；而 OVP 要求的是输出电压一超阈值，DPWM 立刻封波。所以保护阈值是直接灌进模拟比较器的，比较器输出直接连到 PWM 逻辑的封锁端，全程不经过 FSM、不经过 MCU。规格书里那句「可编程的 OVP/UVP 阈值与响应、可编程的 OCP/UCP 阈值与响应」，可编程指的是阈值寄存器和响应方式（锁死还是打嗝）可以配，但触发路径本身是硬连线的。

这一层设计带来一个重要的可靠性属性：即使 Cortex-M0 固件跑飞、看门狗还没反应过来，OVP 依然有效。前提是阈值已经写进寄存器且被保护逻辑锁住。反过来说，如果阈值只在 MCU 上电后才下发，那么从上电到配置完成这段窗口里，保护是空的——这是后面避坑章节要讲的第一个坑。

3.4 变压器绕组采样：次级侧调节怎么「看见」初级

这个架构最有意思的一处是「次级侧调节 + 初级侧电流信号模拟 + 变压器绕组初级电压采样」。控制器放在输出侧（次级），理由很实在：输出电压和电流是最终要控的量，直接在次级采，精度最高、隔离最简单，不用把微弱的模拟信号跨过隔离栅送回来。

但次级侧拿不到初级电流，而全桥、半桥、有源钳位正激这些拓扑的磁通平衡、峰值限流、逐周期保护都需要初级信息。解决办法是用变压器绕组电压（VRSEN/VRREF 这对差分输入）反推。理想变压器下，初级电流按匝比折算到次级，次级电流乘匝比就是初级电流；初级电压则可以通过绕组电压在导通期间的幅值反推。规格书的引脚定义里 VRSEN 那一条写的是「变压器绕组电压采样或初级输入电压采样」，说明这个引脚是双用途的，具体接法看拓扑。

这带来两个直接收益。第一是省元件：不需要隔离放大器、不需要跨隔离栅的模拟通路、不需要专门的初级高压分压网络，BOM 和板面积都下来了。第二是前馈补偿——规格书明确写了「无需初级电压采样的前馈补偿」，输入电压跌落时，占空比需要立刻加大来维持输出，等环路慢慢响应就晚了，输出会先跌一个坑再被拉回来。传统做法是直接采 Vin 做前馈，这里改为从绕组电压波形里提取 Vin×D 的信息，同样能算出该加多少占空比。

代价是模型误差。真实变压器有励磁电流、漏感、绕组电阻，动态过程中次级电流折算回初级并不精确；绕组电压在开关瞬间还有振铃。所以这类方案在稳态和缓变负载下精度很好，在剧烈跳变时前馈量会有偏差。规格书里提到的快速瞬态响应机制，大概率就是为这个场景准备的——常见做法是检测到输出电压越出某个窗口时，绕过慢速积分通路，直接给一个与偏差成比例的大占空比修正，先把坑填上再交还给主环。

三路电压 ADC 在这里的价值就体现出来了：输出电压和绕组电压是同时采的，两路波形的相位关系、幅值关系可以逐周期比较，磁通平衡（正负伏秒积相等）和相电流平衡都是基于这个同时性算出来的。如果两路分时采样，伏秒积的计算就带上了采样时刻差引入的误差，在占空比接近 50% 的硬开关全桥里，这点误差累积起来就是偏磁。

4. DPWM：78.125 ps 分辨率怎么和 2 MHz 开关频率共存

78.125 ps 这个数字乍看像是营销参数，但把它和 2 MHz、20 ns、1.25 ns 放在一起，就能看出一整套分层量化的设计逻辑。

4.1 粗调加细调：20 ns 周期分辨率和 78.125 ps 脉宽分辨率

先做除法。78.125 ps 的倒数是 12.8 GHz，而 12.8 GHz = 100 MHz × 128。也就是说，这个分辨率来自 100 MHz 主时钟的 128 相插值，常见实现是延迟锁相环或者延迟链，产生 128 个等间隔相位，用多路选择器挑一个出来。10 ns 除以 128 正好是 78.125 ps。

死区 1.25 ns 是另一个层级：1.25 ns 的倒数是 800 MHz，等于 100 MHz × 8，即 8 相插值。

周期分辨率是 20 ns，倒数是 50 MHz，这是最粗的一层，用一个 50 MHz 计数器数周期长度。

三层量化对应三个物理量：开关周期、脉宽、死区。为什么要分三层而不是统一用最高分辨率？因为统一用 78.125 ps 去数一个 500 ns 的周期需要 6400 个码，计数器位宽和功耗都不划算；而周期精度做到 20 ns（对 500 ns 来说是 4%）在大多数拓扑里够用，因为开关频率的绝对精度通常由外部时钟或同步信号决定，不靠 DPWM 自己定。反过来，脉宽和死区直接影响效率和安全，必须做细。

脉宽用细分辨率的好处，在 2 MHz 下才真正显现：500 ns 的周期被切成 6400 份，等效占空比分辨率约 0.0156%。这个精度让环路可以在稳态时把占空比微调到几乎不动，避免极限环振荡——如果脉宽只有 1 ns 分辨率，500 ns 周期里占空比的最小变化是 0.2%，环路在轻载时会不停地在两个相邻码之间跳，输出纹波上叠加一个低频振荡，这就是典型的数字 PWM 极限环。

用一小段脚本把量化过程写出来，比看参数表直观：

# DPWM 三层量化：把"想设的值"换算成硬件能表达的值 CLK_PERIOD = 50e6 # 周期计数基准，1 码 = 20 ns CLK_DEAD = 800e6 # 死区基准，1 码 = 1.25 ns CLK_FINE = 12.8e9 # 脉宽细调基准，1 码 = 78.125 ps def quantize_fsw(f_target): """目标开关频率 -> 周期码值与实际可达频率""" code = round(CLK_PERIOD / f_target) # 一个周期占多少个 20 ns actual = CLK_PERIOD / code # 量化后的真实频率 err_ppm = (actual - f_target) / f_target * 1e6 return code, actual, err_ppm def quantize_duty(f_sw, duty_target): """目标占空比 -> 细调码值，暴露 78.125 ps 这一层的粒度""" period_ns = 1e9 / f_sw code = round(duty_target * period_ns * 1e-9 * CLK_FINE) actual = code / CLK_FINE / (period_ns * 1e-9) return code, actual def quantize_deadtime(t_ns): """目标死区 -> 死区码值，暴露 1.25 ns 这一层的粒度""" code = round(t_ns * 1e-9 * CLK_DEAD) return code, code / CLK_DEAD * 1e9

三个函数的输入都是「设计者心里的理想值」，输出是「硬件能给的值」。跑一遍就能看到量化误差的量级：quantize_fsw(1.8e6)得到码值 28，实际频率 1.7857 MHz，误差约 -0.79%；quantize_fsw(2e6)得到码值 25，实际正好 2 MHz，误差为零。这说明 2 MHz 这个标称上限是精心选的——它正好落在 50 MHz 计数基准的整除点上，是「干净」的频率；换成 1.8 MHz 就得接受近 1% 的频率偏差，而这 1% 会直接体现在电感纹波和效率上。

死区那头同理：quantize_deadtime(10)得到 8 码，精确 10 ns；quantize_deadtime(4.3)得到 3 码，实际 3.75 ns，误差 -12.8%。死区越小，相对量化误差越大，这是设计小死区时必须心里有数的。

参数说明一句：这三个基准频率（50 MHz、800 MHz、12.8 GHz）是从规格书标称的 20 ns、1.25 ns、78.125 ps 三个步长反推出来的等效时钟，不是规格书直接给的寄存器时钟名，实际实现可能是同一 PLL 的多路分频输出。

4.2 死区 1.25 ns：同步整流管的生死线

死区这件事在数字控制器里比在模拟控制器里更可控，但也更容易配错。1.25 ns 的分辨率意味着从 0 到几十纳秒的死区可以精细调，而且上升沿和下降沿的死区可以分别设——规格书原文是「成对输出之间可调死区，上升沿和下降沿均可调」。

为什么要分开设？因为开通和关断的物理过程不对称。关断一个 MOSFET，栅极电荷放电、沟道消失需要时间，这段时间里如果对管已经开通，就是直通；开通一个 MOSFET，米勒平台、体二极管反向恢复也需要时间。两个方向的危险窗口宽度不一样，用同一个死区值只能在最坏情况上取保守值，效率白白损失。分开设就能各按各的物理特性优化。

死区设大了会怎样？同步整流管在死区期间不导通，电流被迫走体二极管，体二极管的正向压降是 0.7 V 量级，而 MOSFET 导通压降可能只有几十毫伏，损耗差一个数量级。2 MHz 下每周期都有两段死区，累计起来对效率的影响非常可观，尤其低压大电流输出，体二极管损耗能吃掉几个百分点。

死区设小了会怎样？直通。上下管同时导通，电源经两个低阻 MOSFET 直接短路，电流上升速率 di/dt 极高，几纳秒内就能超过器件耐量。这不是效率问题，是炸机问题。

所以动态死区优化才重要。规格书里提到用高速电压 ADC 做「动态同步整流死区优化」，逻辑是：通过绕组电压波形的边沿位置判断当前的实际换流时刻，逐周期微调死区值，让它刚好够用。200 MHz 边沿比较器的 5 ns 分辨力就是干这个的。

4.3 三种边沿对齐与移相调制：同一套 DPWM 怎么切换角色

DPWM 支持三种对齐方式：尾随调制（前沿对齐）、前导调制（后沿对齐）、三角调制（中心对齐）。另外还支持脉冲宽度调制和移相调制两种调制方式。

前沿对齐的意思是所有周期的上升沿固定在同一个时刻，靠调下降沿来改占空比。这种方式实现最简单，但所有输出管的开通动作都集中在同一时刻，输入电流的 di/dt 尖峰最大，EMI 最难压。

后沿对齐反过来，下降沿固定、上升沿调。适合某些需要固定关断时刻的拓扑。

中心对齐是把脉冲放在周期中间，两边对称地伸缩。好处是谐波能量往高频推，输入滤波器的有效频率翻倍，纹波电流减小，EMI 频谱也更友好。代价是同一个占空比下每周期有两次边沿动作，开关损耗略高。在硬开关全桥和半桥里，中心对齐还能帮助变压器伏秒平衡——因为脉冲天然对称，正负半周的偏差更小。

移相调制是另一套玩法，用在全桥和移相全桥拓扑里。这时候不是改脉宽，而是改两个桥臂之间的相位差，靠移相角控制输出。同一套 DPWM 硬件既能做脉宽调制又能做移相调制，靠的是相位可调这个能力——规格书写「输出之间相位差可调」，移相调制就是把相位差当作控制量用。

还有一个细节容易被跳过：PWMx 可重映射。意思是逻辑上的 PWM 通道和物理引脚之间的映射关系可以改。这在 PCB 布局阶段价值很大——布线走不通的时候，可以把两个 PWM 信号在芯片内部对调，不用改板。多相系统里相序调整也靠这个。

4.4 参数怎么落到硬件：一张映射表看清量化链路

把前面几节的内容收成一张表，能一眼看出每个设计指标对应哪一层硬件、量化步长多大、误差体现在哪：

这张表最实用的地方在于排查思路：当现场出现「效率比仿真低两个点」「轻载有低频振荡」「某相电流偏大」这类现象时，先回到表里对号，看是哪个量化步长在作怪，比盲目调补偿器系数高效得多。多相电流不均衡尤其典型——相位差如果因为量化落在了非理想值上，各相电流就不会均分，而环路本身是调总电压的，看不见相间偏差,只能靠专门的相电流平衡功能去修。

5. 避坑清单：规格书不会明说但会让人翻车的五件事

以下五条都是从这类器件的实际调试里总结出来的高频问题，每条按现象、原因、解决三段写。规格书写的是「能做什么」，这里写的是「做的时候会在哪摔」。

5.1 采样与保护相关：三个最容易误判的坑

坑一：上电瞬间到配置完成之间，保护是空的。

现象：反复上下电测试时，偶尔出现某一次上电输出直接冲到很高才被拉回，示波器上能看到一个明显的过冲，但正常上电又没事。

原因：OVP/UVP 阈值是 MCU 上电后通过总线写进寄存器的。从上电复位到固件跑完配置这段窗口里，比较器参考值还是默认值或者无效值，等于没有保护。输出软启动如果这时候已经开始建立，环路在无保护状态下工作。这个窗口通常只有几毫秒，但恰恰是软启动最脆弱的时候。

解决：确认软启动的启动条件挂在「配置完成」信号之后，而不是挂在上电复位释放之后。同时检查 OTP 里是否已经烧了默认阈值——如果阈值能从 OTP 直接加载，保护窗口可以压缩到几乎为零。量产前必须做反复上下电的老化测试，专门抓这个窗口。

坑二：保护频繁误触发，查半天发现是消隐时间没配。

现象：满载运行正常，一到某个负载点就随机报过流，复位又能跑；或者开关频率附近有轻微抖动时报过压。

原因：开关管开通和关断瞬间，采样点上会叠加大幅度的尖峰——MOSFET 的 dv/dt 通过寄生电容耦合进采样网络，加上二极管反向恢复的电流尖峰。这些尖峰持续时间通常在几十纳秒量级，幅值远超正常工作值。如果保护比较器不做消隐，每个开关沿都会触发一次假保护。规格书里「可编程消隐时间」这个功能就是干这个的，但它默认值往往很保守甚至没开。

解决：用示波器在采样点上看开关沿的尖峰宽度，消隐时间设在尖峰结束后再加 20% 余量。注意消隐时间不能长到把真实的短路事件也屏蔽掉——短路电流上升极快，消隐窗口过长等于放弃保护。折中办法是让消隐窗口跟随占空比：占空比大时窗口窄一些，占空比小时窗口宽一些。

坑三：电流读数高温下低报，过流点跟着漂。

现象：常温台架上过流保护点在 50 A 触发，装进设备跑高温老化，60 A 才触发，器件已经超规格了。

原因：用 PCB 铜箔做采样电阻时，铜的阻值随温度线性上升，系数约 3900 ppm/°C。从 25°C 到 105°C，阻值涨了约 31%，同样的电流产生的压降大了 31%，但固件如果按常温阻值换算，读出来的电流就小了 24%。规格书给的 3900 ppm/°C 补偿系数就是为这个准备的，但这功能要开、要配对温度传感器。

解决：确认铜箔温度补偿功能已使能，并且温度传感器的读数确实反映了铜箔所在区域的温度——如果温度传感器贴在芯片旁边而铜箔在板子另一头，两者温差可能有十几度，补偿就不准。铜箔采样适合做趋势监测和

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