简介：这份资源是2021年电子科技大学计算机体系结构课程的实验四报告，面向正在学习流水线CPU设计、需要攻克控制冒险难题的高校学生与Verilog初学者。报告围绕JUMP、BNE、BEQ三类跳转指令展开，讲解如何在ID级提前计算转移地址与id_z信号、用nop部件将IF级预取指令替换为空指令，并给出转移指令与数据冒险叠加时的处理思路，附有电路结构图修改说明与仿真验证方案。资源包共1个PDF文件，约1.34MB，内容为完整的实验报告文档，涵盖实验原理、目的、器材、步骤与代码片段，可直接对照Xilinx ISE 14.7平台复现实验流程。目前已有841人学习，适合作为流水线CPU控制冒险章节的参考范例与实验报告撰写模板。
1. 控制冒险：一张流水线 CPU 的知识地图
流水线 CPU 的复习，最容易翻车的地方不是数据通路画不出来，而是控制冒险这一块——明明课上都听懂了，一到仿真波形就对不上号。这份实验报告围绕的正是这个核心问题：当beq、bne、jump这类转移指令进入流水线，IF 级已经预取了后续指令，一旦跳转发生，那条预取指令就是错的。整份报告的知识骨架可以拆成四层：控制冒险的定义与延迟周期数 → 条件转移与无条件转移的分类解决思路 → ID 级提前判断 + 插入空指令的硬件实现 → 数据冒险与控制冒险叠加时的仿真验证。适合已经学过单周期 CPU、正在做流水线实验或备考体系结构的人，把这张地图先立住，后面每一章都是往格子里填细节。
2. 控制冒险的成因：转移指令到底延迟了几个周期
2.1 从定义到延迟周期数的推导
控制冒险也叫转移相关问题。它的根源不是数据没准备好，而是程序顺序流的改变：转移指令会跳走，但流水线在转移结果确定之前，已经按顺序把后面的指令取进来了。报告里给了一个很关键的量化关系——若转移指令从取指令到执行完毕需要 n 个周期，则有 (n-1) 条后续指令受影响。
这个 (n-1) 不是背下来的，是推出来的。本实验的 CPU 把转移条件的比较和转移地址的偏移计算都放在 ID 级完成，所以转移指令只需要 2 个时钟周期就能确定去向，受影响的后续指令就只有 1 条。换句话说，延迟周期数取决于转移结果在哪一级产生：放在 EXE 级算，延迟就多；提前到 ID 级算，延迟就少。这是整份报告的第一个重点，也是后面所有硬件改动的动机。
梳理下来会发现，控制冒险的解决思路本质上只有两条路：要么等（暂停流水线，等转移结果出来），要么猜（预测转移发生或不发生，猜错了再废弃）。报告里明确提到了预测法，但本实验走的是第三条更巧的路——提前算，把比较电路搬到 ID 级，让转移条件在 ID 级就出结果，从而把等待周期压到零。
2.2 三类转移指令的差异
报告把 CPU 支持的转移指令分成三类，这个分类是后面写代码的依据，必须分清：
| 指令 | 类型 | 转移条件 | 数据冒险可能性 |
|---|---|---|---|
beq | 条件转移 | rs == rt 时跳转 | 有，比较寄存器可能与 ALU/LOAD 目的寄存器相同 |
bne | 条件转移 | rs != rt 时跳转 | 有，同上 |
jump | 无条件转移 | 无条件跳转 | 无 |
条件转移的关键在于比较的时机。单周期 CPU 里，条件是从 ALU 计算后的 Z 寄存器拿的，要等 ALU 算完；流水线里如果还这么干，就得暂停一个周期等 Z 标志准备好。报告的做法是在 ID 级加一个比较电路，直接比较从寄存器堆取出的id_a和id_b，提前产生id_z。而无条件转移jump不涉及寄存器比较，只要 ID 级算出转移地址就能跳，所以它没有数据冒险，只有控制冒险。
提示：
jump没有数据冒险这一点常被忽略。复习时如果看到有人给jump也画前推通路，那基本是概念没理清。
3. ID 级提前判断：比较器、id_z 与空指令插入
3.1 id_z 的两种等价写法
报告给了id_z的两个表达式，这两个写法值得对照着记，因为它们体现了硬件描述里“行为级”和“门级”两种思维：
// 写法一：行为级，直观表达"相等则为1" assign id_z = (id_ra == id_rb) ? 1'b1 : 1'b0; // 写法二：门级，用按位异或再取反或，判断是否全零 assign id_z = ~|(id_a ^ id_b);写法一的逻辑是直接比较两个寄存器值，相等输出 1。写法二先把id_a和id_b按位异或——只要有一位不同，异或结果就非零；再用归约或|判断是否全零，最后取反。两种写法功能等价，但写法二更接近实际综合出来的比较器结构。参数上，id_ra、id_rb是寄存器号，id_a、id_b是从寄存器堆读出的数据，id_z就是提前产生的转移控制信号，等价于原来的rsrtequ。
这个改动的价值在于：不需要停顿等待 Z 标志。原来要等 ALU 算完 Z 才能判断，现在 ID 级一取到寄存器值就能比，省掉了一个周期的等待。代价是需要额外的比较器硬件——这是典型的“用面积换时间”，也是体系结构里反复出现的权衡。
3.2 pcsource 与空指令的联动
光有id_z还不够，还得让它在影响pcsource的同时影响 IF 级。报告的核心技巧就在这里：新增if_inst_org信号作为 IF 级的原始输出，然后在顶层做一次选择：
// pcsource 为 01 或 10 表示 ID 级是转移指令，插入空指令 // pcsource 为 00 表示非转移指令，正常取下一条 assign if_inst = (pcsource == 2'b01 || pcsource == 2'b10) ? 32'h0 : if_inst_org;pcsource的编码要记牢：00是顺序执行，01是条件转移发生（走bpc），10是无条件转移（走jpc）。当 ID 级检测到转移指令时，pcsource变成01或10，if_inst被强制置为32'h0，也就是一条空指令（nop）。这条空指令会顺着流水线往下走，把原本预取的那条错误指令“顶掉”。
报告里把这个插入空指令的操作抽象成一个nop部件，画在电路结构图上。理解这个部件的关键是：它不是真的删除指令，而是把 IF 级的输出替换成空指令，让流水线寄存器 IR 里装进去的是无害的 nop。这样既不用改流水线寄存器的结构，也不用封锁WMEM、WREG——因为对转移指令来说，这些写信号本来就是 0，封锁它们没有意义。
注意：这里不需要封锁
WMEM和WREG，是很多人在画电路图时容易多画的地方。转移指令不写内存、不写寄存器，封锁写信号属于无效操作。
3.3 电路结构上的新增部件
报告的结构图里，紫色线代表新增的控制冒险解决电路，核心新增两样东西：ID 级的一个比较器（产生id_z），以及 IF 级的一个二选一选择器（在if_inst_org和空指令之间选）。比较器的输出id_z送进Control_Unit，参与pcsource的生成；pcsource再反过来控制 IF 级的选择器。这条反馈链就是整个方案的心脏。
画图时建议按信号流向组织：寄存器堆读出id_a、id_b→ 比较器出id_z→Control_Unit结合指令类型出pcsource→ 选择器决定if_inst。把这条链画顺了，结构图就不会乱。
4. 数据冒险叠加控制冒险：前推路径与仿真验证
4.1 三类前推场景的对应关系
控制冒险很少单独出现，它往往和数据冒险缠在一起。报告特别强调：条件转移指令beq、bne的比较寄存器，如果和前面 ALU 指令或 LOAD 指令的目的寄存器相同，就存在数据冒险。好在实验三已经把计算结果前推到 ID 级，所以 ID 级的比较可以直接用前推结果。
报告把条件转移遇到的数据冒险分成三大类，这个分类是仿真验证的纲：
| 前推来源 | 信号线（报告配色） | 典型场景 |
|---|---|---|
| EXE 级 ALU 结果 | 绿色线exe_alu_result | beq的 r4 来自前一条 ALU 指令 |
| MEM 级 ALU 结果 | 蓝色线mem_alu_result | bne的 r5 来自 MEM 级 ALU 结果 |
| MEM 级 LOAD 结果 | 橙色线mem_mo | bne的 r5 来自 LOAD 指令 |
这三类覆盖了前推通路的主要分支。复习时可以把它们和实验三的前推电路对照：EXE 前推解决的是“上一条指令刚算完”的情况，MEM 前推解决的是“上上条指令在访存”的情况，LOAD 前推则是 LOAD 指令数据晚一拍到达的特殊情况。
4.2 指令序列的设计意图
报告给的测试序列不是随便凑的，每条指令都在验证一个特定场景。把注释里的意图拆开看：
// 1) add r1,r2,r3 r1 = 2+3 = 5 // 2) ori r4,r1,2 r4 = 5 or 2 = 7，验证 EXE 级 rs 端数据冒险 // 3) load r5,r1(2) r5 = m(5+2) = m7 = 7 // 4) store r5,r2(3) m(2+3) = m5 = r5，验证 LOAD-STORE 型冒险 // 5) bne r4,r5,6'h09 r4=7, r5=7，条件不成立，不转移 // 6) srl r3,r2,1 r3 = 1 // 7) sll r4,r3,3 r4 = 8，验证 ALU(imme)-ALU(imme) 型冒险 // 8) beq r4,r8,2 r4=8, r8=8，转移发生 // 11) jump 0x0000001 无条件转移 // 14) xor r5,r1,r3 r5 = 5 xor 1 = 4 // 16) bne r4,r5,6'h09 r4=8, r5=4，不相等，转移发生第 5 条bne验证的是条件转移不发生的情况——此时pcsource保持00，流水线正常顺序执行，不插入空指令。第 8 条beq和第 16 条bne验证的是条件转移发生的情况，pcsource变01，插入空指令。第 11 条jump验证无条件转移，pcsource变10。三种pcsource取值全覆盖，这是设计测试序列的基本功。
4.3 波形上的关键时间点
报告的结果分析里有几个时间点值得单独拎出来，因为它们是判断“改对了没有”的锚点：
- 50ns：第一条
add进入 IF 级，150ns 进入 ID 级，第二条ori进 IF 级。两条指令间的数据冒险由前推解决，流水线不停。 - store 进 ID 级时：与 EXE 级的 LOAD 指令构成 LOAD 数据冒险，暂停一个周期，框内 ALU 输出无效。这是唯一需要真正暂停的地方。
- 700ns：
bne在 ID 级比较 r4 与 r5，相等，转移不发生，pcsource变00。注意这里 r5 来自橙色线mem_mo的前推。 - 950ns：
beq在 ID 级比较，相等，转移发生，pcsource变01，下地址bpc=0000002c，IF 插入空指令。这里 r4 来自绿色线exe_alu_result的前推。 - jump 进 ID 级：
pcsource变10，下地址jpc=00000038。 - 最后一条 bne：r4=8、r5=4 不相等，转移发生，
pcsource变01，目标bpc=00000068。这里 r5 来自蓝色线mem_alu_result的前推。
把这几条和三类前推场景对上，就能理解为什么报告说“将条件转移指令出现数据冒险的情况分为三大类分别验证”。波形不是看热闹，是看pcsource在哪个时刻跳变、跳变时 ID 级是哪条指令、比较用的寄存器值从哪条前推线来。
5. 易错点：控制冒险实验里最容易翻车的五处
5.1 易错点一：以为转移指令要封锁写信号
为什么漏：直觉上觉得“转移指令改变了控制流，应该把后面的写操作都停掉”。但转移指令本身不写寄存器、不写内存，WMEM、WREG对它本来就是 0，封锁没有意义。
怎么补：回到指令语义——beq、bne、jump只改 PC。真正要处理的是 IF 级预取的那条错误指令，用插入空指令解决，而不是封锁写信号。画电路图时如果多画了封锁逻辑，说明对“哪些信号对转移指令有效”没想清楚。
5.2 易错点二：把 id_z 和 ALU 的 Z 标志混为一谈
为什么漏：两者都叫 Z，都表示“相等”。但 ALU 的 Z 是运算结果为零的标志，要等 ALU 算完；id_z是 ID 级比较两个寄存器值的直接结果，不经过 ALU。
怎么补：记住id_z的表达式~|(id_a ^ id_b)，它的输入是寄存器堆读出的原始数据，输出直接进Control_Unit。复习时把这两个 Z 的信号来源、产生时机、去向列成一行对比，就不会混。
5.3 易错点三：pcsource 编码记反
为什么漏：01和10都是转移，容易记混哪个是条件、哪个是无条件。
怎么补：按报告的结构图记——01走bpc（branch PC，条件转移目标），10走jpc（jump PC，无条件转移目标）。b对应 branch，j对应 jump，字母对上了就不会反。仿真时看下地址是bpc还是jpc也能反推。
5.4 易错点四：忽略条件转移不发生时的路径
为什么漏：做实验时注意力都在“转移发生怎么插空指令”，忘了验证“转移不发生”时pcsource应保持00、流水线正常走。
怎么补：测试序列里必须有一条条件不成立的条件转移（报告里第 5 条bne就是），仿真时确认此时没有插入空指令、后续指令正常执行。只测转移发生的序列是不完整的。
5.5 易错点五：前推来源对错线
为什么漏：三类前推（EXE、MEM ALU、MEM LOAD）在波形上都是“数据从后面传回 ID 级”，不仔细看信号名容易张冠李戴。
怎么补：对照报告配色记——绿色exe_alu_result、蓝色mem_alu_result、橙色mem_mo。仿真时在 ID 级比较的那一刻，看比较器的输入到底接的是哪条线，和指令序列的依赖关系对一遍。LOAD 型前推最容易错，因为它的数据晚一拍，时序上要单独确认。
6. 复习清单：从知识地图到查漏补缺的落地方法
复习这一块，我的习惯是先不看报告，自己把“控制冒险解决”的因果链默写一遍：转移指令进流水线 → IF 已预取后续指令 → 转移发生则预取指令错误 → 在 ID 级提前算转移条件和地址 → 用pcsource控制 IF 级插入空指令 → 数据冒险由前推解决、LOAD 型暂停一拍。这条链能默写顺，说明主干通了；卡在哪一环，就回去补哪一章。
具体到查漏补缺，可以按下面这张清单逐项打勾：
| 检查项 | 自检标准 | 对应章节 |
|---|---|---|
| 延迟周期数推导 | 能说清为什么本实验只影响 1 条指令 | 2.1 |
| 三类转移指令差异 | 能指出jump为何无数据冒险 | 2.2 |
| id_z 两种写法 | 能解释门级写法为何等价 | 3.1 |
| pcsource 编码 | 01/10/00各对应什么 | 3.2 |
| 空指令插入机制 | 能说清为何不封锁写信号 | 3.2、5.1 |
| 三类前推场景 | 能对上绿/蓝/橙三条线 | 4.1、5.5 |
| 测试序列覆盖 | 转移发生/不发生/无条件都测到 | 4.2、5.4 |
| 波形锚点 | 700ns、950ns 等时刻pcsource跳变原因 | 4.3 |
再补一个实操层面的技巧：仿真跑完后，别只看最终结果对不对，逐周期核对pcsource的跳变时刻。报告里 700ns 那次pcsource变00（转移不发生），950ns 变01（条件转移发生），jump 进 ID 级变10——这三个跳变点如果和你的预期差一个周期，多半是id_z的产生时机或前推线接错了。把波形按 50ns 一格拉开，对着指令序列一条条数，比盯着最终寄存器值有效得多。
还有一个血泪经验：报告最后提到“由于时间限制只完成了 ID 级处理控制冒险，实际上还可以在 EXE 级完成”。这句话本身就是个复习提示——ID 级方案延迟 1 条指令，EXE 级方案延迟更多，两者的硬件复杂度和时序代价不同。如果考题问“控制冒险还有哪些解决思路”，除了本实验的提前判断，还要能答出暂停等待和预测转移两条路，以及它们各自的代价。把这三条路放在一起比较，才算真正理解了控制冒险的解决空间。
从那以后我每次做流水线实验，仿真前都强制先把pcsource的三种取值和对应的下地址来源写在纸上，跑完波形再逐点核对跳变时刻，再没在控制冒险这一块翻过车。希望这份梳理帮到你。
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