简介东南大学《数字逻辑电路设计实践》课程的时序逻辑电路实验报告面向电子工程、信息工程等专业学生用于掌握时序逻辑电路设计、时延分析、调试方法熟练使用示波器和逻辑分析仪观察波形与状态。压缩包为1个PDF文件大小796KB包含实验目的、原理、设计记录和问题分析。已有93人学习下载适合正在完成该实验或复习数字电路知识的学习者。报告围绕广告流水灯、01011序列发生器、智力竞赛抢答器、简易数字钟等典型实验详细记录了用3个触发器驱动3-8译码器实现1暗7亮循环右移的状态设计用计数器与组合逻辑构造自启动序列发生器以及用74161、74194搭建计数和移位功能的完整过程。文档还提供了状态图、卡诺图化简、逻辑表达式、Multisim仿真和示波器实测波形并针对置零延迟、数码管高低位连接、23:59不置零等实际调试问题给出排错思路可辅助独立完成电路设计与故障排查。 数字电路实验做到第4章“时序逻辑电路”是很多人第一次“怀疑人生”的地方。东南大学这套实验安排把触发器、计数器、状态机三块内容集中在这一章难度梯度拉得非常明显。前几章搭组合逻辑输入和输出之间是直来直往的拨码开关一拨LED立刻亮灭心里很有底。到了时序逻辑你照样接好线、按下单脉冲按键问题来了同样的输入这一次输出和上一次不一样再按一次按键它甚至没反应。这个“反直觉”的瞬间就是你真正开始理解时序逻辑电路的时刻——它和组合逻辑之间隔着一个叫“记忆”的东西。这一章的实验说白了就是三件事触发器、计数器、状态机。触发器是整个时序逻辑的地基计数器是触发器最典型的工程应用状态机则是把时序逻辑思维推向设计层面的综合训练。后面不管是做数字电路与逻辑设计的课程设计还是碰数字电路音乐电路设计这类综合实验本质上都绕不开这几样。我先把这一章里最容易卡住、也最容易被实验报告忽视的几条主线捋一遍希望能给正在跟实验较劲的同学一点直接的帮助。1. 时序逻辑到底“时”在哪组合与顺序的分界线1.1 组合逻辑时代的直觉为什么在这里失效组合逻辑电路的特点是输出只取决于当前输入。你用74LS00搭一个与非门输入A和B只要确定输出Y就确定了完全不需要知道“上一个瞬间”输入是什么。生活化一点说组合逻辑像自动售货机投币、按按钮出货它不记你上次买过什么。时序逻辑电路则完全不同它多了一个存储环节输出由当前输入和电路的“历史状态”共同决定。你再按同一个按键效果取决于此刻电路处于哪个状态。所以第一次做实验时你会发现一个现象单脉冲按键按一下Q端电平翻转一次按键不动输出也不动但只要你按的时机不对输出就不是你想要的那个值。这里驱动它的核心已经不是简单的门电路组合而是带有状态记忆的触发器网络。很多同学在实验课上卡壳不是因为不会接触发器而是因为还带着组合逻辑的思维去“猜”下一时刻的输出。真正靠谱的做法只有一条画状态表、跟时钟沿一步一步推。1.2 边沿触发为什么示波器要盯住上升沿时序逻辑电路的记忆靠触发器实现而触发器靠时钟信号统一“拍板”。74LS系列里常见的D触发器、JK触发器大多是边沿触发只在时钟脉冲的上升沿——也就是电平从低变高的那一刻——采样输入其他时间输入随便变输出纹丝不动。这个“只认边沿”的特性是时序电路能稳定工作的关键。如果改用电平触发只要时钟保持高电平输入变化就会穿透到输出电路就处于一种“不锁存”的状态状态记录完全失去意义。所以实验里用示波器观察时序电路第一件事就是调触发触发源选时钟通道触发边沿选上升沿。只有把时钟沿稳定地锁在屏幕上才能看清数据到底在哪一刻被采集。这里有一个很隐蔽的坑时钟信号上如果叠了一个毛刺即便是几纳秒的抖动也可能被触发器当作一个有效上升沿采集导致状态跳变一次。所以接线时时钟线尽量短别和输出线并排飞线。2. 实验台上的第一关触发器与特性表的门道2.1 D、JK、T触发器各有什么脾性数字电路实验第4章几乎绕不开三片芯片74LS74双D触发器、74LS112双JK触发器有些实验会用到74LS76。D触发器逻辑最简单Q(n1)D时钟上升沿一到输入D是什么输出Q就是什么之后输入再怎么变都不影响相当于把D“拍了个快照”。JK触发器是功能最全的J1、K0置1J0、K1置0JK0保持JK1翻转。T触发器本质上是JK触发器把J、K接在一起专门做翻转计数器里最常用。实验里用哪一片不是随手拿的。做寄存器、移位寄存器选D触发器最顺手因为每一位直接对应一个输入做分频器、计数器JK触发器的翻转特性最合适因为计数的本质就是不断的翻转。芯片手册上的特性表和状态图不是考前背一背就完事而是选择芯片和设计电路的依据。拿到芯片先看四项引脚功能、清零方式、置数方式、进位输出时序。2.2 一张时序图怎么才算画对写实验报告时很多同学画时序图很随意其实时序图是时序逻辑电路最重要的沟通语言。画一张D触发器的时序图要注意三点。第一Q的变化永远发生在时钟上升沿之后而不是上升沿之前因为触发器有传播延迟tpd通常在十几纳秒到几十纳秒第二输入D可以在任意时刻变化但只有时钟上升沿那一刻的D值被写入Q第三如果通过数码管或LED观察要学会从图上看“状态翻转”发生在哪个边沿。我见过不少实验报告把D触发器时序图里的Q画得和D完全同步变化这是错的。正确的画法是先画出时钟再标出各上升沿然后在每个时钟沿处取D的值最后把Q画成在上升沿之后延迟一小段的台阶变化。你一旦能做到把时序图画对后面的计数器、状态机分析就会顺畅很多因为所有实验现象都能在时序图上找到解释。3. 计数器实验的完整推演从74LS160到任意模值3.1 芯片手册先看哪几项计数器实验基本都从74LS160/161开始。74LS160是同步十进制计数器从0000计到1001再回到0000并产生进位RCO74LS161是四位二进制计数器从0000计到1111。它俩引脚几乎兼容都有异步清零端MR低有效和同步置数端LD低有效。这两个端口的性质差别很大。74LS160的清零是异步的意思是MR一拉低不管有没有时钟输出立刻清零置数是同步的LD拉低后要等下一个时钟上升沿数据输入端D3~D0的内容才会被写入。这个区别直接决定了你实现任意模值计数器时用哪种反馈方法也决定了输出波形会不会出现毛刺。3.2 六进制计数器反馈清零和反馈置数两条路都不简单以用74LS160做六进制计数器为例。反馈清零法计数到0110的瞬间利用Q2和Q1组成的与非门输出低电平送到MR把计数器强行清回0000。问题是清零是异步的0110这个状态会在输出端短暂存在一小段时间。虽然人眼看LED基本看不出来但用示波器看Q端波形每次循环末尾会看到一个很窄的“毛刺”脉冲。这就是为什么教材反复强调异步清零存在竞争冒险。如果这个计数器的状态还要去驱动其他逻辑这个毛刺就可能让下游误动作。反馈置数法计数器正常从0000走到0101检测到0101时让LD拉低下一个时钟上升沿把D3~D0上的0000同步置入完成0000到0101的循环。因为置数发生在时钟沿输出端不会出现0110这个非法状态波形干净很多。我实际做实验时更推荐后者虽然要多想一步“置数时刻”但调试起来少很多莫名其妙的跳变。两片160级联做成60进制计数器也是经典操作个位片RCO接十位片的EP/ET使能端利用同步级联的方式让十位片只在个位片计数到9时被使能。这样高位只会在低位满级时步进一次逻辑清晰不易出错。3.3 数码管显示译码驱动别接反计数器把状态算出来了实验箱上一般要通过数码管看结果。这里最常见的失误是把共阴极数码管和共阳极译码器接反。74LS48输出高电平有效驱动共阴极数码管74LS47输出低电平有效驱动共阳极数码管。实验前先确认板子上数码管的公共端是接地还是接电源再选译码芯片否则显示的数字会全部取反0变8、1变乱。4. 状态机实验的完整设计链路从转移图到硬件4.1 状态转移图、状态表、激励方程三步少一步都翻车第4章后半段一般会安排一个同步时序电路设计题比如设计一个六进制计数器或者一个串行序列检测器。起步是画状态转移图把每个状态用圆圈表示箭头标明输入和输出然后把它转成状态表把次态、输出按当前状态和输入列出来再用卡诺图化简求出触发器的激励方程。很多同学做这一步时习惯性跳过状态表直接“编”方程结果在实验台上对着芯片引脚发呆。因为激励方程里每一路Q、每一路J/K都不是随便来的你不在状态表里把每个状态和次态对齐接线时就不知道哪根该接哪根。以JK触发器实现六进制计数器为例三位触发器需要三个状态变量Q2Q1Q0列出000到101的六个状态和次态然后针对每个J、K端分别化简得到的通常就是一组带反馈的与或表达式。这个推导过程既枯燥又容易漏项但恰恰是实验报告里最值钱的部分。4.2 自启动问题没人为你处理无效状态如果设计的计数器是六进制而三位触发器总共有8个状态那么110和111这两个状态在正常计数中永远不会出现。如果不做处理电路一旦因为上电毛刺或人为干扰进入110它按激励方程推导的次态可能还是110或111就永远回不到主循环这就是“无效状态形成死循环”也叫不能自启动。正确处理办法是在卡诺图化简时把无效状态的次态统一指回主循环里的某个有效状态比如让110的次态是000、111的次态是000。这样无论电路从上电的哪个状态开始最多两步就能回到正常工作序列。这个细节在实验报告里单独写一小节老师会明显高看两眼。4.3 实验箱上的落地步骤从纸面设计到硬件验证我建议按这个顺序来先检查电源和地线是否接到实验箱对应的电源轨再把时钟信号接到单脉冲或连续脉冲源接好触发器芯片的复位端和预置端空闲端按逻辑要求接高或接地千万别悬空最后才按激励方程逐根连接J、K、Q、Q非。每接一根线都对着化简后的方程看一遍。实验箱上飞线很长一旦接错一根后面排查起来会非常痛苦。5. 调试现场最容易翻的五个车5.1 悬空引脚TTL芯片的“隐形高电平”74LS系列是TTL电路不用的输入端悬空时内部会被上拉成高电平但这是“弱高电平”极容易被旁边飞线干扰。做时序电路时不用的输入端、触发器的异步复位/置位端该接高接高、该接地接地不要让它们飘着。尤其是JK触发器的J、K如果悬空状态翻转会变得时好时坏你可能查一晚上都查不出来。5.2 单脉冲按键抖动计数器为什么会“连跳两下”实验箱上的单脉冲按键本质是机械开关按下瞬间触点会抖动产生一串持续几毫秒到几十毫秒的随机脉冲。如果直接把单脉冲接到计数器时钟上你按一次键计数器可能连跳两三个数。解决办法是在按键输出后面加一个RC低通滤波器比如10k电阻配0.1uF电容时间常数约1ms再用施密特触发器整形。实验箱上有的自带双重稳态消抖电路用之前先看原理图。我在实验中最常遇到“计数器乱跳”十有八九都是这个问题不是芯片坏了。5.3 示波器触发源选错波形永远“飘”时序电路的调试离不开示波器。如果触发源选了数据输出通道而数据不是周期性重复的屏幕上波形就会乱飘没法看。正确做法是触发源选时钟信号边沿选上升沿触发电平调到时钟幅值一半左右。如果要同时观察几路输出把各通道的地线夹子都夹在同一根地线上避免接地环路引入噪声。5.4 复位毛刺上电那一瞬间谁说了算74LS160的异步清零端在上电时如果处于不确定电平计数器可能从任意状态开始计数。解决方法是给清零端加一个上电复位电路用一个电阻把MR上拉到高电平再并一个电容到地让电源上电时MR先保持短暂低电平之后被电阻拉高。这个电路很简单但能帮你省掉很多“为什么一上电状态就不对”的排查时间。我做状态机实验时养成一个习惯所有由异步清零端控制的电路都先看一眼上电瞬间的波形确认复位端稳定在高电平再开始操作。5.5 插拔芯片不断电烧芯片最常见的姿势最后一条是经验不是原理实验箱上插拔芯片一定要先断电。74LS系列本身皮实但实验箱电源轨上有大电容带电插拔会在引脚间产生浪涌电流轻则芯片逻辑异常重则直接烧毁。另外注意芯片方向芯片一端有半圆凹口对应实验箱插座缺口凹口朝上时左上角是1脚从1脚逆时针数。方向插反一通电芯片就发烫那基本就是报废了。6. 从实验到设计时序逻辑思维比芯片本身更值钱这套实验做完真正留在你身上的不是74LS160的引脚图而是“状态”这两个字。信息只有记忆下来、按节拍流转才能构成电路的行为任何看似复杂的时序电路都可以拆成“状态转移图激励方程”两步走。我后来做综合项目包括数字电路音乐电路设计、交通灯控制器本质都是在做同一个动作定义状态、规定转移条件、用触发器把状态保存下来。在实验台上多花一个小时把反馈清零和反馈置数的区别想通比多抄十份报告都划算。最后分享一个我做实验时的小习惯每次验证完一个时序电路先不急着拆线把示波器探头分别放到时钟、几个Q端上把波形拍下来或者画下来然后对着特性表重新推一遍。这个“验证-推演-复盘”的闭环能把实验课学到的内容真正变成你自己的东西。时序逻辑电路之所以难不是因为触发器多而是因为它第一次要求你按“时间”去思考问题而这种思考方式恰恰是后面做复杂数字系统最值钱的底子。本文还有配套的精品资源点击获取